Я працюю з fpgas протягом багатьох років, і завжди використовував синхронні скидання для всіх частин моїх схем. Це допомагає глобально скинути схему в заданий тактовий цикл.
Однак мені сказали, що в ланцюгах ASIC люди схильні використовувати асинхронний скидання скрізь. Мені цікаво чому, і якщо це так і в деяких проектах fpga. Я хотів би почути професійну думку.
Спасибі
Відповіді:
Здається, на це багато поглядів.
Асинхронне твердження, як вважають, є гарною практикою синхронного дезастереження. Це дозволяє уникнути того, що годинник не працює (або працює надто повільно, щоб захопити сигнал скидання) при синхронному твердженні, а також можлива метастабільність при асинхронному дезасервісі.
Ви б використовували синхронізатор скидання (два FF) з виведенням, прив’язаним до решти конструкцій:
Пара обговорень:
Асинхронізація та скидання синхронізації
Letters On Sync проти Async Resets
Я б віддав перевагу асинхронному скиданню над синхронним скиданням з кількох причин (не в конкретному порядку):
Зрештою, я не думаю, що жоден із цих питань є зупинкою виставки, але вони, безумовно, сприятимуть сильному перевазі асинхронного скидання ASIC.
Асинхронний скидання з синхронним дезатвердженням працює дуже добре. Як згадувалося вище, флопи для скидання асинхронізації менші і не потребують активної синхронізації, щоб забезпечити скидання, тому ви можете змусити частину скинути (як правило, відомий стан низької потужності) просто енергією та одним жорстким проводовим штифтом або живленням, на скидання.
Якщо ви дійсно хочете зануритися в це, ви можете прочитати статті Кюммінга про це, зокрема:
http://www.sunburst-design.com/papers/CummingsSNUG2003Boston_Resets.pdf
Ура.
Іншим підходом, який може здатися навіть безпечнішим, ніж підхід "async assert / sync release", буде встановлення асинхронного детектора скидання (так само, як описано в іншому місці, з асинхронним "утвердженням" та синхронним "випуском"), але має вихід з що захищають будь-які пристрої вводу / виводу, спрямовані назовні, без асинхронного скидання нічого (крім засувки в самому детекторі). Якщо використовується два детектора асинхронного скидання, один для ліній вводу / виводу і один для подачі детектора синхронного скидання, і якщо один спроектований для ліній вводу / виводу, так що він буде спрацьовувати лише імпульсами скидання, які звучать достатньо для надійності Якщо вимкнути основний детектор, можна уникнути навіть відключення виходів у випадках, коли не збирається скидати процесор. Зауважте, що якщо це зробити, імпульс скидання законної довжини буде скинути виходи асинхронно,
Інша річ, яку слід врахувати, полягає в тому, що системи часто мають деякі регістри, на які не слід впливати на скидання. Якщо асинхронний скидання може потрапити в схему, яка записує в ці регістри, можливо, імпульс скидання, який надходить у невідповідний час, перекриє ці регістри, навіть якщо це чистий (не рутовий) імпульс. Наприклад, якщо код намагається записати на адресу 1111, а скидання асинхронізації, яке надходить безпосередньо перед тимчасовим імпульсом, примушує один із адресних фіксаторів до нуля так само, як надходить імпульс годинника, це може спричинити помилкове записування на адресу 1110. Хоча можна було використовувати декілька внутрішніх ліній скидання з комбінаторними затримками, щоб забезпечити відключення записів реєстру до того, як адреса стала клоберованою, використовуючи синхронну внутрішню логіку скидання, щоб уникнути проблеми взагалі.
До речі, ось схема, що ілюструє концепцію. Біля лівого нижнього кута - два логічні входи для скидання. Один генерує "чистий" скидання імпульсу, а інший генерує справді хиткий. Жовтий світлодіод вказує на скидання основної системи; синій світлодіод вказує на включення вводу / виводу. Натискання чистого скидання призведе до негайного «скидання» виходів; натискання невдалого скидання або спричинить затримку скидання вихідних даних, або залишить їх непорушеними (в тренажері немає жодного способу викликати випадок "залишити їх незадіяними").
Як досвідчений інженер ( 3 роки з дизайном FPGA та вбудованими системами ), я кажу вам, що вам потрібно перевірити таблицю даних та посібник користувача FPGA. Це не проста відповідь.
Ви повинні зробити свій дизайн FIT типу обраного типу FPGA . Деякі FPGA мають FlipFlops, які були розроблені для скидання Async, деякі призначені для скидання Sync.
Ви повинні перевірити посібник користувача FPGA щодо того, який тип FlipFlops у вас є.
Виконавець / Mapper вибере спеціальні маршрути для скидання ( код може працювати на більш високій частоті та займає менше місця ), якщо ви збігаєте код з типом примітивів FPGA.
Ваша конструкція працюватиме в будь-якому випадку , але іноді реалізатор FPGA вийде зі свого шляху, щоб ваша логіка працювала ( додає більше логіки ), але це призведе до зниження максимальної частоти та / або більше FPGA ресурсів.
Приклад: протестовано за допомогою ZYNQ Xilinx ( FPGA призначена для синхронізованого скидання - див. Посібник користувача примітивів ). Змінивши скидання з асинхронізації на синхронізацію , максимальна стабільна частота перейшла з 220 МГц на 258 МГц, і тому я перейшов свій запас частоти.
Також я можу додати, що Виконавець не знає, що таке сигнал та час скидання. Він призначає фліпфлоп-штифти сигналам ЗАМОВЛЕННЯ, а не по імені. Тож у деяких FPGA реалізатор вибирає перший сигнал після "процесу () початку" у VHDL як тактовий час, у деяких як скидання, залежно від того, на який FPGA встановлений реалізатор.