Коли мені потрібно використовувати IC буфер годинника?

Я розробляю схему і друковану плату для водіння 7 ЦАПів з FPGA. (ЦАП AD9762 )

Чи можна було б керувати тактовими входами на всіх 7 ЦАХ за допомогою одного тактового виходу (з вихідного штифта PLL) FPGA? Або це рецепт катастрофи?

Це буде годинник, що закінчився одним номером. частота. 125 МГц.

Або я повинен використовувати буфер годинника для буферування годин перед кожним входом DAC?

Якщо так, це хороший буфер годинника? ( NB3N551 )

Чи є кращий, який я можу використовувати?

Редагувати: Вибачте, я повинен був зазначити: Всі ЦАПі будуть на платі 5 "x5", підключеній через короткий (кілька дюймів) стрічковий кабель до плати FPGA.

Edit2: Якщо я можу перефразувати питання: Якщо я можу дозволити собі номер і вартість буферів годин, чи є якісь потенційні негативи? Або це був би безпечний спосіб зробити це?

— jeep9911
джерело

Я не знайомий з цими конкретними мікросхемами, але перше, що я зробив би - це («Схема дизайну 101»), проконсультуючись з інформаційною таблицею виробника. Що може вести годинник і для чого потрібен ЦАП для початківців ... Після того, як я дізнався, що я можу від цього, якщо у мене ще будуть питання, я можу їх задати на Інтернет-форумі ...

— БезумовноРеставитиMonica

Важливі питання, щоб відповісти на це: Чи може ваш FPGA живлення ~ 25 мА від його вихідного штифта? Чи можете ви розмістити ЦАПів близько (в декількох дюймах) до FPGA або у вас є інші причини, які означають, що ви повинні розмістити їх далеко? Вам потрібні всі ЦАПів для оновлення одночасно (протягом 1 нс один від одного) чи це нормально, якщо вони оновлюються дещо в інший час?

— The Photon

@mickeyf, ми інтернет-форум ... Джип, у вас є проблеми з тремтінням між виходами ЦАПу?

— Кортук

@mickeyf, аркуш даних насправді обмежений на схемі вхідних даних годин. Я також запустив технічну підтримку з цього питання.

— jeep9911

@ThePhoton, хороші бали. Я думаю, що FPGA може постачати до 24mA. Я також повинен був зазначити, що ЦАП будуть розміщені на одній половині плати 5 "x5", але підключені до FPGA за допомогою короткого стрічки (кілька дюймів). Оновлення ЦАПів якомога одночасно бажано, оскільки це стосується програми зв’язку. Чи оцінюється ~ 25 мА для одного ЦАП або для всіх 7 ЦАПів?

— jeep9911

Відповіді:

Не буде жодних проблем (крім додаткової потужності та витрат), якщо ви використовуєте буфер вентилятора годинника в цій конструкції, але я сумніваюся, чи справді вам це потрібно .

Оскільки всі ваші ЦАПі знаходяться в межах 5 дюймів один від одного, вам слід добре працювати з одним буфером прийому в кінці стрічкового кабелю. Вентилятор з буфера прийому може бути або зіркою із завершенням серії джерел для кожної лінії розмотування, як у відповіді апалопохапи, або ланцюжком ромашки з розділеним завершенням на віддалі. Розподільний термінал буде резистором на землю та одним на Vcc, забезпечуючи еквівалент Тевеніну від R0 до VCC / 2. R0 відповідає вашому номінальному опору лінії електропередачі, залежно від геометрії вашої колії. Використання 50 Ом характерного опору є загальним, але ви економите енергію, якщо будете використовувати більше значення, наприклад 75 або 100 Ом.

З максимумом 5 дюймів між ЦАПами, ви б говорили про різницю до 1 нс у часі оновлення між ЦАП, поза періодом вибірки 8 нс. Різниця в часі була б дуже повторюваною за часом та температурою, оскільки це просто залежить від довжини треку між фішками.

Примітка. Пам’ятайте, що як би ви не буферували сигнал синхросигналу, ви також захочете захистити сигнали даних для управління їх затримкою, щоб підтримувати правильний час вибірки та утримування на входах ЦАП.

— Фотон
джерело

Спасибі. Важко знайти однофакторний тактовий буфер вентиляції. В ідеалі я хотів би знайти той, який становить 1: 8, але я ще цього не зробив. Я, мабуть, пітиму зірковим фан-аутом із закінченням серії. Для моїх сигналів даних я використовую реєстр зрушень 74VHC595, щоб піклуватися про буферизацію, але я, мабуть, додаю серію 50 Ом на виході цього.

— jeep9911

Ви завжди можете використовувати буфери тактових годин із «нульовою затримкою». Кипарис був хорошим джерелом для буферів 1: 4 та 1: 8; Раніше я раніше використовував їх одномісні для інтерфейсів 25 МГц MII.

— akohlsmith

Ви можете розмістити резистор R Ом (замінити R на характерний опір вашого сліду) послідовно для кожного вентилятора годинника, «як можна ближче» до штифта у fpga (і не використовувати внутрішній серійний резистор, який деякі пропозиція fpgas). Таким чином, відбиття від кожного вузла загинуть після повернення до джерела і не спричинять подвійних тригерів на інших входах.

— апалопохапа
джерело

Я б хвилювався, що DACS матиме більше 0 Ом вхідного опору сигналу, який, ймовірно, знаходиться в середньому або високому МГц за його спектральний вміст.

— Кортук

Для джерела TTL / CMOS з маршрутизацією ланцюга ромашки завершення наземного зв'язку не є чудовою ідеєю. Вашому годинниковому джерелу потрібно буде забезпечити приблизно 50 мА у високому стані. Мабуть, краще використовувати розділене закінчення (резисторний подільник), що дає еквівалент Тевеніна 50 (або 60 або 70 залежно від геометрії сліду) до VCC / 2.

— The Photon

Домовились. Я вилучив із відповіді ланцюжок альтернативи ромашки.

— апалопохапа

Гарна ідея. Спасибі. Я дивився на схему плати eval для мікросхеми ЦАП і виглядає, що у них є резистор серії та резистор на землю на всіх цифрових входах та годиннику. Я не думав над цим додавати, але це гарна ідея. <br/> На жаль, вони не надають значень, оскільки рядки переходять до заголовка на цій дошці. Я можу зіпсуватись із значеннями пізніше, але чи є спосіб обчислити хороший приблизний? Дані ЦАП знаходяться в межах 5 дюймів, а кабелі приблизно однакової довжини.

— jeep9911