- Процесори не є простими в будь-якій частині уяви. Оскільки у них є кілька мільярдів транзисторів, кожен з яких матиме невеликий витік на холостому ходу і повинен заряджати і розряджати затвор і з'єднувати ємність в інших транзисторах при перемиканні. Так, кожен малює невеликий струм, але коли ви помножите це на кількість транзисторів, ви отримуєте напрочуд велику кількість. 64А - це вже середній струм ... при перемиканні транзистори можуть вивести набагато більше, ніж середній, і це згладжується обхідними конденсаторами. Пам’ятайте, що ваша цифра 64A походить від роботи TDP, що робить насправді 64A RMS, і навколо цього можуть бути суттєві відмінності (коливання тактового циклу, зміна під час різних операцій, зміна стану сну тощо). ). Також, можливо, ви зможете піти з роботи процесора, розробленого для роботи на частоті 3 ГГц на 1,2 вольтах і 64 амперах на 1 вольт і 1 ампер .... просто, можливо, на 3 МГц. Хоча в цей момент вам потім доведеться турбуватися про те, чи чіп використовує динамічну логіку, яка має мінімальну тактову частоту, тому, можливо, вам доведеться запускати її на кілька сотень МГц до ГГц і періодично вмикати її в глибокий сон, щоб отримати середню струм вниз. Суть полягає в тому, що потужність = продуктивність. Продуктивність більшості сучасних процесорів насправді обмежена терміном. тож, можливо, вам доведеться запускати його на кількох сотнях МГц до ГГц і періодично вмикати його у глибокий сон, щоб зменшити середній струм. Суть полягає в тому, що потужність = продуктивність. Продуктивність більшості сучасних процесорів насправді обмежена терміном. тож, можливо, вам доведеться запускати його на кількох сотнях МГц до ГГц і періодично вмикати його у глибокий сон, щоб знизити середній струм. Суть полягає в тому, що потужність = продуктивність. Продуктивність більшості сучасних процесорів насправді обмежена терміном.
- Це порівняно легко підрахувати - , де I - струм, C - ємність навантаження, v - напруга, α - коефіцієнт активності, а f - частота комутації. Я побачу, чи можу я отримати номери бальних парків для ємності воріт FinFET і відредагувати. I=CvαfICvαf
- Типу. Чим швидше ємність затвора заряджається або розряджається, тим швидше перемикається транзистор. Швидше заряджати потрібно або меншу ємність (визначається геометрією), або більший струм (визначається опором між з'єднанням і напругою живлення). Окремі транзистори перемикаються швидше, а значить, вони можуть перемикатися частіше, що призводить до більш середнього виходу струму (пропорційного тактовій частоті).
Редагувати: так, http://www.synopsys.com/community/universityprogram/documents/article-iitk/25nmtriplegatefinfetswithraisedsourcedrain.pdf має цифру для ємності затвора 25 nm FinFET. Я просто називаю це 0,1 fF заради простоти речей. Мабуть, вона змінюється залежно від напруги зсуву, і, безумовно, буде змінюватися залежно від розміру транзистора (транзистори розміщені відповідно до їх призначення в ланцюзі, не всі транзистори будуть однакового розміру! Більші транзистори "сильніші", оскільки вони можуть перемикати більше струму, але вони також мають більшу ємність воріт і потребують більше струму для приводу).
α=10.375μA. Помножте це на 1 мільярд і отримаєте 375 А. Це необхідний середній струм затвора (заряд в секунду в ємність затвора), щоб переключити 1 мільярд цих транзисторів на 3 ГГц. Це не враховує "простріл", який відбудеться під час перемикання в логіці CMOS. Це також середній показник, тому миттєвий струм може сильно відрізнятися - подумайте, як асимптотичний розряд струму зменшується, коли ланцюг RC заряджається. Обхід конденсаторів на підкладці, упаковці та друкованій платі з вирівнюванням цього варіанту. Очевидно, це лише цифра бального парку, але, здається, це правильний порядок. Це також не враховує струм витоку або заряд, що зберігається в інших паразитах (тобто електропроводці).
αα=1 as they switch twice on every clock cycle. For something like a binary counter, the LSB would have α of 0.5 as it switches once per clock cycle, the next bit would have α=0.25 as it switches half as often, etc. However, for something like a cache memory, α could be very small. Take a 1 MB cache, for example. A 1 MB cache memory built with 6T SRAM cells has 48 million transistors just to store the data. It will have more for the read and write logic, demultiplexers, etc. However, only a handful would ever switch on a given clock cycle. Let's say the cache line is 128 bytes, and a new line is written on every cycle. That's 1024 bits. Assuming the cell contents and the new data are both random, 512 bits are expected to be flipped. That's 3072 transistors out of 48 million, or α=0.000061. Note that this is only for the memory array itself; the support circuitry (decoders, read/write logic, sense amps, etc.) will have a much larger α. Hence why cache memory power consumption is usually dominated by leakage current - that is a LOT of idle transistors just sitting around leaking instead of switching.