Кінцеві резистори: вони потрібні?

Для проекту, який я розробляю, я використовую SDRAM IS42s32800 (TSOP) з мікроконтролером LPC1788 (QFP). На друкованій платі у мене є 4 шари з площиною заземлення прямо під верхнім шаром сигналу та площиною VDD прямо над нижнім рівнем сигналу. Середні сліди між процесором та оперативною пам’яттю завдовжки 60 мм, найдовший слід 97 мм, тактова лінія довжиною 53 мм і жодна лінія не має встановлених кінцевих резисторів. Мені цікаво, чи потрібно абсолютно чи ні мати резистори для закінчення на лініях DRAM. Чи могла б ця конструкція працювати без них, чи я навіть не намагаюся спробувати її без резисторів?

Якщо частота / час підйому і відстань досить високі, щоб викликати проблеми, то так, вам потрібно припинити.

Модель лінії передачі

На найвищому сліді 97 мм, я думаю, ви, ймовірно, підете без них (з урахуванням результатів розрахунків нижче) Якщо у вас є пакет друкованих плат, який обробляє моделі IBIS та моделювання рівня плати (наприклад, Altium та інші дорогі пакети), то змоделюйте налаштування та оцініть, чи буде вони вам потрібні за результатами.

Якщо у вас немає такої можливості, ви можете зробити кілька приблизних розрахунків за допомогою SPICE.
У мене було трохи безладу з LTSpice , ось результати (сміливо виправляйте речі, якщо хтось бачить помилку)

Якщо припустити:

• Час підйому вхідного сигналу оперативної пам’яті становить близько 2н
• Друкована плата - FR4 з Er або ~ 4.1
• Товщина міді друкованої плати становить 1 ун = 0,035 мм
• Висота сліду над площиною землі = 0,8 мм
• Ширина сліду = 0,2 мм
• Довжина сліду = 97мм
• Вхід даних оперативної пам’яті становить 10 кОм паралельно з 5pF (ємність з таблиці, опір, вибраний для типового вводу LVTTL, оскільки нічого не задано - аркуш даних досить поганий, наприклад, струм витоку на стор.21 задається як 10А !?)
• Імпеданс драйвера становить 100 Ом (узятий із даних високих / низьких значень та струму даних -> Vh = Vdd - 0,4 @ 4mA, тому 0,4 В / 4mA = 100 Ом)

Використовуючи wCalc (інструмент обчислювача лінії передачі), встановлений в режим мікросмужкової стрічки і пробиваючи цифри, ми отримуємо:

• Zo = 177,6Ω
• L = 642,9 pH / мм
• C = 0,0465 пФ / мм
• R = 34,46 мОм / мм
• Затримка = 530,4 пс

Тепер, якщо ми введемо ці значення в LTSpice, використовуючи елемент лінії передачі втрати та імітуючи, ми отримаємо:

Ось моделювання наведеної схеми:

З цього результату ми можемо бачити, що з вихідним опором 100 Ом ми не повинні очікувати жодних проблем.

Скажімо, для зацікавлення, скажімо, у нас був драйвер із вихідним опором 20 Ом, результат був би зовсім іншим (навіть при 50 Ом спостерігається 0,7 В / нижче. Зауважте, що це частково пояснюється вхідною ємністю 5 пФ, що викликає дзвінок, перемах на 2ns був би меншим без ємності [~ 3.7V], тому, як Кортук вказує, перевірити також зведені параметри, навіть якщо не трактувати як TLine - див. кінець):

Основне правило полягає в тому, що якщо час затримки (час для передачі сигналу від драйвера до входу) перевищує 1/6 робочого часу, тоді слід трактувати слід як лінію передачі (зауважте, що деякі кажуть 1/8, інша скажімо, 1/10, які більш консервативні) Затримка 0,525 нс та час підйому 2н, що дає 2 / 0,525 = 3,8 (<6), ми маємо трактувати це як TLine. Якщо збільшити час підйому до 4ns -> 4 / 0.525 = 7.61 і знову виконати те саме моделювання 20 Ом, отримаємо:

Ми можемо бачити, як дзвонить набагато менше, тому, ймовірно, не потрібно вживати жодних дій.

Отже, щоб відповісти на запитання, якщо припустити, що я близький до параметрів, то навряд чи вихід із них викличе вам проблеми, тим більше, що я вибрав час підйому / падіння на 2нс, що швидше, ніж аркуш LPC1788 (стор.88 Tr min = 3 ns, Tfall min = 2,5 ns)
Безумовно, поставлення резистора серії 50 Ом на кожну лінію, ймовірно, не зашкодить.

Компонентна модель

Як зазначалося вище, навіть якщо лінія не є лінією передачі, ми все одно можемо мати дзвінок, викликаний згуртованими параметрами. Слід L і приймач C можуть викликати велику кількість дзвінка, якщо Q досить високий.
Основне правило полягає у тому, що у відповідь на ідеальне крокове введення Q 0,5 або менше не буде дзвонити, Q 1 має 16% пропускання, а Q 2 44%.
На практиці жодне крокове введення не є ідеальним, але якщо крок сигналу має значну енергію вище резонансної частоти ЖК, то буде дзвонити.

Отже, для нашого прикладу імпедансу драйвера 20 Ом, якщо ми просто трактуємо лінію як зібрану схему, Q буде:

$Q = \dfrac{\sqrt{\dfrac{L}{C}}}{Rs} = \dfrac{\sqrt{\dfrac{62.36 nH}{9.511 pF}}}{20 \Omega} = 4.05$

(Ємність 5pF вхідна ємність + лінійна ємність - опір лінії ігнорується)

Відповідь на ідеальне крокове введення буде:

$V_{overshoot} = 3.3 V \cdot e^{-\dfrac{\pi}{\sqrt{ (4 \cdot Q^2) - 1}} } = 2.23 V$

Тож найгірший випадок максимальної потужності буде 3,3 В + 2,23 В = ~ 5,5 В

Для часу підйому в 2 нс нам потрібно обчислити резонансну частоту ЖК та спектральну енергію, що перевищує це, через час виконання:

Частота дзвінка = 1 / (2PI * sqrt (LC)) = 1 / (2PI * sqrt (62,36nH * 9,511pF)) = 206 МГц

$\dfrac{1}{2 \pi \cdot \sqrt{LC}} = \dfrac{1}{2 \pi \cdot \sqrt{62.36nH \cdot 9.511pF}}$

Проведення часу в 2 нс має значну енергію нижче (великого пальця) частоти "коліна", яка є:

0,5 / Tr = 0,5 / 2 нс = 250 МГц, що вище частоти дзвінка, обчисленої вище.

При частоті колін точно такої частоти дзвінка, оверсайз буде приблизно вдвічі менший за показник ідеального кроку, тому в ~ 1,2 рази більше частоти коліна ми, мабуть, дивимось приблизно на 0,7 від ідеальної крокової відповіді:

Так 0,7 * 2,23 В = ~ 1,6 В

Орієнтовний пік перевищення при тривалості 2 нс = 3,3 В + 1,6 В = 4,9 В

$\dfrac{\sqrt{\dfrac{L}{C}}}{0.5}$ = 162 Ом опір (160 Ом зробить).
Якщо опір водія 100 Ом зверху, це означатиме резистор серії 60 Ом (отже, "додавання резистора серії 50 Ом не зашкодить" вище)

Моделювання:

Ідеальне крокове моделювання:

Моделювання часу відновлення 2 нс:

Рішення (додано резистор серії 100 Ω Rdrv + 60 Ω = загальний R1 160 Ом):

Ми можемо бачити, що додавання резистора 160 Ом створює очікуваний критично демпфірований відгук на 0 В.

Вищенаведені розрахунки базуються на принципах, які не є абсолютно точними, але в більшості випадків мають бути досить близькими. Прекрасна книга "Високошвидкісний цифровий дизайн" Джонхсона та Грема є чудовою орієнтиром для подібних обчислень та багато іншого (читайте приклад розділу NEWCO для подібного до вищезазначеного, але ще краще - багато з вищевикладеного базувалося на знаннях із цього книга)

Altera рекомендує використовувати в цьому документі деякі типи SDRAM , але каже, що їх можна уникнути, використовуючи внутрішнє припинення для FPGA та SDRAM, якщо воно пропонується. Жодна з плат FPGA, у яких я є із SDRAM, не має зовнішнього завершення на з'єднаннях, а пристрої не мають внутрішнього завершення. Схоже, їх слід використовувати в ідеалі, але на практиці їх часто залишають. Ви повинні піти з цим.