Паралельна ОЗУ без великої кількості штифтів?

Ще в 1970-х компаніях Texas Instruments була припинена лінійка продуктів, яку вони називали GRAM (і читали лише еквівалентні GROM), що в основному являло собою стандартний чіп пам'яті з адресами та даними, всі мультиплексовані на 8 штирів. Ви б розпочали операцію, надсилаючи мікросхемі два байти адреси, а потім кожен раз, коли ви імпульсували або контактний читання чи запис, він буде читати або писати байт за допомогою шини, а потім збільшувати внутрішній лічильник адрес. У результаті вийшов мікросхем пам'яті, який був майже таким же швидким (принаймні для операцій послідовного доступу), як стандартний паралельний чіп пам'яті, але для цього потрібен лише 16-контактний пакет, а не 28-контактний пакет інших подібних пам’яток дня. .

Сьогодні для подібних додатків ви, ймовірно, найчастіше використовуєте послідовну пам'ять, доступну SPI, але проблема полягає в тому, що такі запам'ятовування є досить повільними (більшість з них мають максимальну пропускну здатність приблизно 20 Мбіт / с; деякі працюють так само швидко, як удвічі, але я не знайшов швидшого, ніж це), тоді як сучасний еквівалент цих частин TI міг бути набагато швидшим за це, легко дозволяючи 100 + Мбіт / с доступ.

Чи існує щось, що все ще є у виробництві і яке поводиться аналогічно тим чипам TI? Найбільш близькими, які я можу знайти сьогодні, є деталі спеціального призначення, наприклад VLSI VS23S010D , який поєднує в собі пристрій пам’яті, який підтримує той інтерфейс, який я шукаю, разом із драйвером дисплея, завдяки якому кількість контактів до 48 контактів. Я в ідеалі шукаю щось у пакеті 14 або 16 контактів (я думаю, що 14 - це реалістичний мінімум - 2х потужність, 8x дані, годинник, вибір адреси, читання байт, запис байтів)

Відповідне стандартне рішення, ймовірно, QSPI (також називається QPI, або також SQI). Це дещо розширення інтерфейсу SPI, але використовує чотири (чотирьох, отже, Q в абревіатурі) даних бітів (IO0 / IO1 / IO2 / IO3) замість одного сигналу для кожного напрямку (MISO / MOSI).

Таким чином, мікросхеми дуже малі (як правило, SO-8), а інтерфейс дуже ефективний: вам потрібно надіслати адресу для кожної команди читання або запису, але потім ви зможете читати кілька байтів у пориві, по чотири біта на кожному тактовому циклі. Максимальна тактова частота зазвичай становить ~ 104 МГц для спалаху. Це можна зробити ще швидше, використовуючи сигналізацію подвійної швидкості передачі даних (чотири біта на кожному тактовому краю, як піднімається, так і падає: тому вісім біт на кожному тактовому циклі - як правило, в цьому режимі флеш-чіпи будуть максимум на 80 МГц).

Листи даних мікросхеми містять усі деталі щодо точного значення / використання кожного сигналу. Для ілюстрації тут наведена схема зчитування часу синхронізації команд (в режимі одиночної швидкості передачі даних та взята з цієї таблиці ):

Тут ви бачите, що вам потрібно 14 тактових циклів, щоб отримати перший байт (на 80 МГц, це означає час доступу 175нс). Але якщо вам потрібно більше байтів, просто додайте 2 цикли на байт (25ns). Таким чином, читання у сплеску зробить це набагато швидше, ніж типовий 70ns або навіть 45ns флеш-паралельний чіп.

За допомогою цього інтерфейсу ви можете легко знайти деталі спалаху NOR від багатьох виробників. Зауважте, що їх продуктивність (максимальна швидкість, кількість фіктивних циклів) та функції (Quad i / O або просто подвійний введення / виведення, підтримка DDR) будуть різними, тому перевірте таблицю даних.

Оперативну пам’ять трохи складніше знайти, але все ще доступна, зокрема, від Microchip (наприклад, 23LC512 ), напівсигналу ON (наприклад, N01S818HA ) та ISSI (наприклад, IS62WVS2568GBLL-45 ). Однак вони повільніші, ніж спалахи. Але ISSI, який я пропоную вище, все ще досягає 45 МГц (одна швидкість передачі даних), мабуть, мінімальний цикл читання, що потребує 11 годин для першого байта. Або по-іншому: 200ns + 45ns на байт (180Mbit / s пропускна здатність), що непогано і перевищує вказану вами швидкість GRAM.

Також зауважте, що багато висококласних MCU (від NXP, ST, ...) підтримують цей інтерфейс в апаратному забезпеченні.

^{Я публікую це як іншу відповідь, тому що це щось зовсім інше.}

Є ще один, але менш поширений інтерфейс, який також чудово відповідає вашому опису: HyperBus , розроблений Cypress (він є власником).

Цей використовує DDR на значно більшій швидкості (до 166 МГц) та 8-бітну шину. Таким чином, ви можете досягти 2666 Мбіт / с (вау!), Що залишає QSPI далеко позаду. Він також розроблений для DRAM вищої щільності, а не SRAM, тому ви можете знайти чіпи 8M x 8 (проти 256k x 8 для ISSI QSPI SRAM, згаданого в іншому пості). Він використовує лише 12 сигналів (напруги живлення виключені).

Ось продукт HyperRAM від ISSI: IS66WVH8M8ALL . Є також продукти HyperFlash, які ви можете знайти.

Але ми знаходимося на іншій категорії товарів. Це дорожчі, менш легкі джерела, чіпи - це типово BGA, а інтерфейс трохи складніший (через високу швидкість та DDR). Також менша кількість MCU підтримує це.