Наскільки я розумію, більшість сучасних споживчих процесорів базуються на синхронній логіці. Деякі високошвидкісні програми (обробка сигналів тощо) використовують логіку асинхронізації для її більшої швидкості.

Однак на сучасному ринку швидкість споживчих товарів є однією з головних точок продажу (див. AMD проти Intel.) Чи є розробка більш складної літографії швидшою, ніж прийняття повністю асинхронної логіки? Або логіка Ansync занадто складна / недоцільна для програм VLSI?

Я кілька років провів стартап, комерціалізуючи технологію дизайну async, тому я знайомий з причинами:

• async не є власне швидшим. Найгірша затримка шляху залишається тією ж. Просто інколи ви можете скористатися швидшим виконанням шляху.

• async також має накладні витрати на виявлення завершення.

• Інструменти дизайну. Це дійсно велике: насправді не існує повного "асинхронного" потоку інструментів, доступних такої ж якості, як і синхронний дизайн.

• Навчання. Вам фактично доведеться перекваліфікувати всіх своїх дизайнерів на нову парадигму та інструменти.

• Ризик і консерватизм. Тож значна частина галузі "виробляє щось подібне до останнього, але трохи інше". Це має дуже високий шанс працювати. Компанії набагато більше неохоче будують щось зовсім інше, оскільки у нього набагато більше шансів на повне списання, що коштує десятки мільйонів доларів.

Дуже спокусливо спроектувати асинхронні інтегральні схеми. Інші відповіді охоплюють багато причин подумати двічі, перш ніж це зробити. Ось ще один:

Розробка ІС не закінчена дизайном. Перевірка та тестування однаково важливі. Не тільки інструменти проектування дуже вдосконалені для синхронних схем, але це те саме з інструментами моделювання та тестовим обладнанням.

Перевірка

Недостатньо, щоб ланцюги працювали в лабораторних умовах. Вони повинні бути надійними щодо діапазону робочої напруги (V), діапазону робочої температури (T) та зміни внаслідок виробничого процесу (P). Для синхронної логіки це можна гарантувати за допомогою статичного аналізу часу. Схема розбита на всі тимчасові контури, від фліп-флопу до фліп-флопу. Часи налаштування та утримування перевіряються для кожного окремого таймінгового шляху та для різних комбінацій P, T і V. Ці комбінації PTV - це так звані куточки моделювання.

Аналогічна перевірка може бути здійснена для асинхронних схем, але це набагато складніше і набагато менше підтримується інструментами проектування. Він також обмежує дизайнера асинхронними конструкціями, які насправді можуть бути перевірені. Немає надійної перевірки для довільних асинхронних схем.

Тест

Аналогічні труднощі виникають і при тестуванні обладнання. Синхронна логіка тестування повністю підтримується тестуванням стандартів та обладнання. Тестування асинхронних схем не тільки складніше, але через відсутність абстракції хронометражу навіть недостатньо довести, що схема буде працювати для всіх кутів PTV. Схема може вийти з ладу через умови перегонів у деяких комбінаціях PTV, тобто не охоплених кутами.

Підсумок

Дизайнери ІС не відмовилися від асинхронної парадигми, але асинхронна логіка має великі недоліки під час перевірки та перевірки. У промисловому контексті асинхронна конструкція ІМС повинна бути обмежена конструкцією, яка може бути доведена, що працює над усім простором параметрів варіації процесу, а також робочими діапазонами температури та напруги.

Так званий "локально синхронний глобально асинхронний" дизайн - це один із способів отримати більше переваг та менших недоліків обох парадигм часу.

Бінарні лічильники асинхронізації простіші, оскільки вони використовують лише одну комірку пам'яті або T фліп-флоп на поділ на два. Отже, старі CD та 74HC4020 та 4040 пропонують багато бінарних етапів дешево. Затримка опори на кожному етапі означає, що його не можна використовувати без перегонових умов або глюків з декодуванням затвора бінарних адрес, якщо затримка опори не менша за 1/2 вхідного тактового циклу, використовуючи кінцевий край для фіксації результату. Потім вихідна затримка множиться на N етапів.

Синхронні двійкові лічильники використовують додаткову комірку пам'яті для D FF для затримки, але мінімізують значення затримки до 1 для будь-якої довжини лічильників, щоб вона зайняла більше площі.

Отже, всі додаткові процесори використовують додаткові годинники для оптимізації очікуваної затримки в адресі та пам'яті для читання / запису, щоб максимально підвищити потужність, але не перевищувати затримку, налаштування та час утримування.

Тепер пам'ять використовує багато фаз, таких як DDR, 3DR, 4DR, 5DR, особливо для графічної пам'яті, але з тактовою частотою процесора йде набагато швидше, ніж швидкість оперативної пам’яті одного циклу, так що затримки зчитування та запису можуть бути приурочені до одиничного чи кратного або половинного підрахунку суперчасовий час (наприклад, 100 МГц xN), позначений дробовими або цілими числами для кожного параметра. Ці затримки опори збільшуються з темп. Для CMOS і зменшуйте з підвищеною напругою Vram, яка при правильному охолодженні може зменшити затримку або інше збільшення Pd і темп підйому і погіршити його (повільніше). Тому охолодження, V, f, T є критично важливими для оптимальної затримки, незалежно від того, використовується вона для операцій Async або Sync.

Ранні логічні конструкції були асинхронними. Часто їх теж змішували з аналоговими схемами. Однак із часом прогресуючі проекти ускладнювалися, тому вимагаючи більше інженерів працювати над однією конструкцією. Часові діаграми асинхронізації. логіка може бути громіздкою, коли існує багато станів. Тепер додайте команду інженерів, які намагаються поєднати різні блоки логіки разом, але часу між ними не дуже вирівняні. Конструкції стають крихкими до змін непередбачуваними способами.

Введіть синхронну логічну конструкцію. Тепер усі потоки стану вирівняні під тактовим сигналом, що дозволяє інтерфейси бути чітко визначеними та більш надійними щодо змін дизайну. Так, він може використовувати більше воріт, але він (як правило) стійкий за конструкцією; на відміну від стабільного до тих пір, поки ніхто його не торкнеться!