Я хочу реалізувати блокування фаз у FPGA без використання зовнішніх компонентів (крім АЦП). Для простоти блокування простого бінарного імпульсу є достатнім. Частота сигналів становить ~ 0,1-1% тактової частоти. Я не можу використовувати PLL бортового годинника, оскільки вони:
- Не настроюється (встановлюється під час синтезу).
- Жалюгідність.
- Не підтримуйте потрібну мені частоту.
Я сортував літературу і знайшов кілька замкнених циклів бінарних фаз. Найпомітніший дизайн "викрадення імпульсу", на який я можу розмістити посилання на бажання. Я реалізував і синтезував з певним успіхом, але його діапазон тремтіння та блокування не був таким хорошим, як рекламований. Я також мав успіх у використанні зовнішнього DVCO, але я вважаю за краще, якщо я можу реалізувати все на чіпі.
Дизайн цифрової схеми або навіть підказка в правильному напрямку буде корисним (я деякий час б'є головою проти цього), перевірена реалізація FPGA була б чудовою, але не очікуваною.
ДОДАТО 10-27-2010
Фактичний дизайн DPLL, який я використав, має "фільтр випадкової прогулянки" як фільтр циклу (а не описаний раніше "імпульс крадіжки", переглядаючи мої нотатки, які не спрацювали добре), який потім спрямовує тактові імпульси на DCO . Діапазон блокування встановлюється через роздільник у DCO. Чутливість петлі встановлюється шляхом зміни довжини випадкової прогулянки.
Папір, в якій це знайдено, цитується в кінці цієї публікації. Сам реалізувавши його частини, я виявив, що він вже реалізований на OpenCores, однак виявляється, що за останні кілька місяців проект був видалений, але у мене збережені файли Verilog, якщо хтось хоче.
Ямамото, Н .; Морі, С .; , "Виконання двійкової квантованої всієї цифрової фазово-фіксованої петлі з новим класом послідовного фільтра", комунікації, транзакції IEEE, т.26, №1, с. 35- 45, січень 1978
doi: 10.1109 / TCOM.1978.1093972
URL: http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=1093972&isnumber=23895