Чому тригери зазвичай спрацьовують на висхідній грані годинника?

Зазвичай у цифровому дизайні ми маємо справу з відкидними кришками, які спрацьовують на переході сигналу 0 на 1 (спрацьовує позитивний край) на відміну від переходу 1 до 0 (негативний край викликається). Я знав цю конвенцію ще з моїх перших досліджень послідовних схем, але до цього часу не ставив під сумнів її.

Чи є вибір між позитивним і ініційованим довільним? Або є якась практична причина, чому тригери, які спрацьовують на позитивні, стали домінуючими?

Найкраща здогадка: позитивна тенденція - це побічний продукт конструкцій, які намагаються використати якомога менше площі / деталей до 1970-х . Міра економії витрат на виробництво за рахунок збільшення кількості чіпів на вафлі. Сучасні позитивні / невикористовувані ДФУ часто мають рівну загальну площу, тому позитивна тенденція тепер є спадщиною.

Економія площі отримала форму "Класичні" конструкції D-flip-flop. Сучасні компоненти master / slave D-flip-flop можуть використовувати два 5-транзисторні засувки; Патенти WO1984003806 A1 та US4484087 A, подані 23 березня 1984 р. Патент на 8-транзиторну D-засувку був поданий 6 лютого 1970 р .; US3641511 . Для простоти конструкції на основі засувок SR / SnRn будуть розглянуті як "Класичні" та "Сучасні" для конструкцій із використанням згаданих патентів D-засувки / S-комірок.

У дизайні ІС, ворота NAND використовують меншу площу, ніж ворота NOR через характерні властивості NMOS та PMOS. Сформуйте там каскади тенденції до збереження розміру площі. D-засувки утворюють засувки SnRn менші, ніж засувки SR. Класичні конструкції D-flip-flop засновані на цих логічних воротах. Після пошуку декількох конструкцій Класичні конструкції з позитивними краями завжди менше, ніж класичні конструкції з негативними краями. Міграція до сучасного сталася, коли вартість чіпів стала сприятливою: заощадження площі та плата за роялті.

Копати трохи глибше, щоб продемонструвати відмінності площі:

Класичний D- триггер з позитивним краєм: Опис та діаграма перекладу D відкидного флопу в Вікіпедії на п'яти NAND2 та одному NAND3. Для цього використовується загалом тринадцять NMOS і тринадцять PMOS.

^{імітувати цю схему - Схематично створено за допомогою CircuitLab}

Найкращий класичний D-триггер з класичним відхиленням, який я міг знайти, - це використання двох D-фіксаторів та двох інверторів. Схематично посилана форма http://students.cs.byu.edu/~cs124ta/labs/L02-FSM/HowToUseMasterSlave.html . Для цього використовується загалом вісімнадцять NMOS та вісімнадцять PMOS. Розміщення інвертора на класичному виступі вище знизить кількість транзисторів цієї конструкції. У будь-якому випадку класичний негативний край є більшим, ніж дизайн із позитивною кромкою.

^{моделювати цю схему}

На основі патентів WO1984003806 A1 та US4484087 Опис D-засувки з п'ятьма транзисторами може виглядати на сучасній конструкції D-flip-flop . Для цього використовується загалом п’ять NMOS і FOS PMOS; велика економія площі порівняно з класичною. Зміна порядку master / slave створює негативний фліп-флоп однакового розміру.

^{моделювати цю схему}

Я демонструю лише найменші можливі конструкції. Дизайн може дуже грунтуватися на проектних вимогах, дозволених стандартних бібліотеках комірок, перезавантаженні / попередньо встановлених функцій або інших причин.

Тут є деякі базові припущення, які висвітлювалися в іншій посаді (яку я зараз не можу знайти).

Якщо ви порахуєте загальну кількість розміщених логічних елементів та тактову логіку (загальна кількість поставлених FF), вони, ймовірно, будуть в процесорі та мікропроцесорах, Intel, DEC тощо. Проявом цього є те, що ви закінчуєте невеликі групи люди / команди, які відповідають за проекти, що охоплюють багато десятиліть, з не дуже багато деталей внутрішніх розробок.

І навпаки, у вас є багато різних команд, які працюють над потоками ASIC, з набагато більшою кількістю проектів, але відповідно меншим обсягом.

Більшість конструкцій процесорів насправді не є позитивними або негативними крайовими тактовими, але розроблені за допомогою подвійної засувки, додаткової схеми тактового встановлення NOC (Non Overlapped Clock).

Таким чином, ви закінчуєте вхідні дані -> (логічна хмара) -> засувка з годинника -> логічна хмара -> засувка від! Тактової схеми. Яка канонічна форма головного раба FF з логікою, заповненою всередині.

Така методика проектування має ряд переваг, але також має додаткову складність.

Ще одне прикро, що в більшості університетів ця методика проектування не викладається. Усі конструкції Intel x86 такого типу (не слід плутати зовнішню роботу інтерфейсів із внутрішньою роботою) із помітними синтезуються ядрами СОЦ, які вони розробляли для мобільних телефонів.

Відмінний дискурс з цього приводу можна знайти у "Dally, William J. та John W. Poulton". Техніка цифрових систем. Cambridge University Press, 1998. у розділі 9.5 обговорюється "синхронне синхронізування з відкритим циклом" <назва заголовка. Але цитувати "Тимчасові синхронізовані синхронізації, однак, рідко використовуються у високопродуктивних мікропроцесорах та конструкціях систем значною мірою, оскільки це призводить до мінімального часу циклу, залежного від перекосу годинника".

Так, абсолютно педантична відповідь. але важлива методологія, яка мало відома, враховуючи, скільки всього цих транзисторів у цих конструкціях (партій і партій).

Поточні показники технології CMOS (з точки зору потужності / площі / швидкості / вартості) здаються нечутливими до використовуваної схеми запуску.

Я не можу жорстко довести вищезазначене твердження, оскільки воно вимагає багато попередніх знань та досліджень, і навіть резюме доказів, ймовірно, буде занадто довгим для відповіді. Наскільки мені відомо, відмінностей немає, тому дозвольте мені просто припустити, що це так.

Я або не знаю, чи ваше твердження про триггер зазвичай спрацьовує на позитивній кромці годин правильне (я вважаю, що це так). Дозвольте припустити, що це правильно також для наступної дискусії.

Під усіма вищезазначеними припущеннями я бачу лише дві можливості:

• Позитивне перемикання кромки стало стандартом, оскільки воно мало певні переваги на певний час у минулому. Після того, як технологія, яка скористалася цією перевагою, застаріла, позитивне ініціювання все ще залишалося фактом.
• Позитивні рушійні перетворення стали еталоном без будь-якої інженерної легітимності, тобто не давали переваг жодній логічній сім'ї та будь-якому технологічному вузлу в минулому.

Для того, щоб побачити, коли позитивна крайова активація стала стандартом, я вирішив дотримуватися еволюції схем тактового процесора Intel :

1. $\phi _2$
2. 8086 : Вибір даних було здійснено на від'ємному краю CLK.
3. 80386 : Використовується позитивний край CLK2.
4. 80486 : Використовується позитивний край CLK.
5. Пентій : використаний позитивний край CLK ...

Здається, Intel почала з запуску негативного краю (якщо цей термін взагалі можна застосувати до перших процесорів), але перейшла до спрацьовування позитивного краю, починаючи з 386.

8086 використовував технологію HMOS (якась логіка виснаження навантаження NMOS ), тоді як 80386 - CHMOS (це різновид CMOS). Схоже, прийняття позитивного краю спрацьовує паралельно із впровадженням технології CMOS. Ми припускали, що CMOS не надає жодної переваги позитивному ініціюванню, тому здається, що ця умова є довільною.

Однак ми повинні пам’ятати про три моменти:

• Ми припускали, що сучасні технології CMOS не дають переваги.
• Вищенаведене припущення не було доведено і не було обговорено в будь-якій формі.
• З таблиць даних зрозуміло, на якому краї фіксується Data Out, однак це може не відображати внутрішню реалізацію.

Зрозуміло, що є місце для додаткових досліджень. Далі буде...