Чому легше запустити STA на CPLD, ніж FPGA?

Я знаю, що статичний аналіз часу на CPLD простіше запустити, ніж FPGA, але чому це так?

Будь-яка інформація буде дуже вдячна.

В основному, CPLD має набагато менше варіантів щодо кількості різних типів шляхів, через які сигнал може перетікати з одного регістра в інший, а це означає, що завдання аналізу всіх різних комбінацій шляхів скорочується на багато замовлень величини.