Найбільш поширеною технікою обробки розміру кеш-кешу в строго інклюзивній ієрархії кешу є використання блоків кешу однакового розміру для всіх рівнів кешу, для яких застосовано властивість включення. Це призводить до більших накладних витрат на теги, ніж у випадку, якщо кеш вищого рівня використовував більші блоки, що не тільки використовує площу мікросхеми, але також може збільшити затримку, оскільки кеші вищого рівня зазвичай використовують поступовий доступ (де теги перевіряються до доступу до частини даних). Однак це також дещо спрощує конструкцію та зменшує витрачену потужність від невикористаних частин даних. Не потрібно велика частка невикористаних 64-байтових фрагментів у 128-байтових кеш-блоках, щоб компенсувати штраф за додатковий 32-розрядний тег. Крім того, більший ефект кеш-блоку від використання ширшої просторової локалізації може бути забезпечений порівняно простим попереднім вибором,
Менш поширена техніка ділить блок кешу на сектори. Якщо розмір сектора збігається з розміром блоку для кешів нижчого рівня, це дозволяє уникнути проблеми надмірної зворотної інвалідності, оскільки кожен сектор у кеші вищого рівня має свій дійсний біт. (Забезпечення всіх метаданих стану когерентності для кожного сектора, а не просто достовірності, може уникнути надмірного використання смуги пропускання зворотного зв’язку, коли щонайменше один сектор у блоці не забруднений / модифікований і певні накладні витрати на когерентність [наприклад, якщо один сектор знаходиться у спільному стані, а інший - в ексклюзивному стані запис у сектор у ексклюзивному стані не може включати трафік когерентності - якщо використовується snoopy, а не когерентність каталогів].)
Економія площі від розділених кеш-блоків була особливо значною, коли теги знаходились на мікросхемі процесора, але дані були поза чіпом. Очевидно, якщо зберігання даних займає площу, порівнянну з розміром мікросхеми процесора (що не є нерозумним), то 32-розрядні теги з 64-байтовими блоками займуть приблизно 16 (~ 6%) площі процесора, тоді як 128- блоків байтів знадобиться вдвічі менше. (IBM POWER6 +, представлений у 2009 році, є, мабуть, найновішим процесором, що використовує теги на мікросхемі процесора та дані поза процесором. Зберігання даних у вбудованій пам'яті DRAM більш високої щільності та тегів у SRAM нижчої щільності, як це робила IBM, перебільшує це ефект.)
Слід зазначити, що Intel використовує "лінію кешу" для позначення меншого блоку, а "сектор кешу" для більшого блоку. (Це одна з причин, чому я використовував "кеш-блок" у своєму поясненні.) Використовуючи термінологію Intel, було б дуже незвично, щоб рядки кеш-пам’яті змінювались за розмірами між рівнями кешу, незалежно від того, були рівні суворо включеними, суворо ексклюзивними або використовуваними якась інша політика включення.
(Суворе виключення зазвичай використовує кеш вищого рівня як кеш жертви, де виселення з кешу нижчого рівня вставляються в кеш більш високого рівня. Очевидно, що якщо розміри блоків були різними, а секторування не використовувалося, тоді виселення зажадало б решти більший блок, який буде звідкись зчитуватися і анульований, якщо він присутній у кеші нижчого рівня. [ Теоретично , суворе виключення може бути використано з негнучким кешем в обхід, де виселення L1 обійде L2 і перейде до L3 та L1 / L2, помилки кешу будуть лише виділено або L1, абоL2, минаючи L1 для певних доступів. Мені відомо, що найближчим до цього, що реалізується, є обхід Itanium L1 для доступу з плаваючою комою; однак, якщо я правильно пам'ятаю, L2 включав L1.])