Орієнтовна вартість доступу до різних кешів та основної пам'яті?


178

Чи може хто-небудь дати мені приблизний час (у наносекундах) для доступу до кешів L1, L2 та L3, а також основної пам'яті на процесорах Intel i7?

Хоча це не конкретно питання програмування, знання деяких типів деталей швидкості є необхідним для деяких завдань програмування з низькою затримкою.



1
Як перетворити ns у цикли? Якщо я просто поділяю 100 нс на 2,3 ГГц, я отримую 230 циклів. Це правильно?
Натан

5
Мені цікаво: за якої ситуації віддалений кеш L3 повільніше, ніж віддалений DRAM? Наведене вище число вказує на те, що воно може бути 1,6х настільки ж повільним.
netvope

1
Будь ласка, не редагуйте питання, а надішліть відповідь із цими деталями. Самовідповідь нормально.
Штійн де Віт

Чи є приблизні значення споживання енергії для доступу до пам'яті з кожного рівня?
канна

Відповіді:


74

Ось посібник з аналізу продуктивності для діапазону процесорів i7 та Xeon. Слід наголосити, для цього є те, що вам потрібно, і багато іншого (наприклад, перевірте на сторінці 22, наприклад, деякі таймінги та цикли).

Крім того, на цій сторінці є деякі деталі про тактові цикли тощо. Друге посилання обслуговувало такі номери:

Core i7 Xeon 5500 Series Data Source Latency (approximate)               [Pg. 22]

local  L1 CACHE hit,                              ~4 cycles (   2.1 -  1.2 ns )
local  L2 CACHE hit,                             ~10 cycles (   5.3 -  3.0 ns )
local  L3 CACHE hit, line unshared               ~40 cycles (  21.4 - 12.0 ns )
local  L3 CACHE hit, shared line in another core ~65 cycles (  34.8 - 19.5 ns )
local  L3 CACHE hit, modified in another core    ~75 cycles (  40.2 - 22.5 ns )

remote L3 CACHE (Ref: Fig.1 [Pg. 5])        ~100-300 cycles ( 160.7 - 30.0 ns )

local  DRAM                                                   ~60 ns
remote DRAM                                                  ~100 ns

EDIT2:
Найголовніше - це повідомлення під цитованою таблицею:

«ПРИМІТКА: Ці значення приблизні. Вони залежать від CORE І Uncore ЧАСТОТА, ПАМ'ЯТЬ ШВИДКІСТЬ, BIOS НАСТРОЙКА, ЧИСЛО модулів DIMM , ETC, ETC .. Ваша оцінка може змінитися. »

EDIT: Я повинен підкреслити, що, як і інформація про час / цикл, вищевказаний документ Intel стосується набагато більше (надзвичайно) корисних деталей щодо діапазону процесорів i7 та Xeon (з точки зору продуктивності).


1
Якщо у "рядків, що не мають загального доступу", існує більше затримок, ніж "спільна лінія в іншому ядрі" - спільна лінія (тобто 2 основних дійсних біта) означає, що її можна взяти безпосередньо з фрагмента LLC, оскільки він гарантовано буде чистим. "Нерозподілений рядок" означає, що існує лише один дійсний біт основного ядра, і це ядро повинно бути відкладено, щоб гарантувати, що рядок є ексклюзивним і не модифікованим - якщо він модифікований, то він змінюється на загальний; Тепер ТОВ стає брудним, і воно повертається до запитуючого ядра як спільне. Можливо, я помиляюся - я знаю, що протокол MOESI інший.
Льюїс Келсі

1
Звичайно, це стосується SnB та Haswell. Nehalem - який використовує цей Xeon - був перед топологією шинопровідних шин і мав уніфікований кеш, але я не бачу, чому фільтр snoop поводиться по-різному в Nehalem. У розділі B.3.5.3 по оптимізації подано те, що я вважаю, що це неправильний опис (це чітко стосується Негалема, оскільки це говорить про глобальну чергу, яка є функцією Nehalem). Цей документ Haswell має кращий опис (верхній правий стовпчик сторінки 5) ( tu-dresden.de/zih/forschung/ressourcen/dateien/… )
Льюїс Келсі

@LewisKelsey: Це мене теж дивує, бо я вважав, що половина пункту включно L3 - це те, що L3 може просто відповісти, якщо у нього є дійсна копія рядка. Але пам’ятайте, Intel використовує MESIF ( en.wikipedia.org/wiki/MESIF_protocol ) для NUMA, AMD використовує MOESI. Я думаю, що в одному сокеті MESIF насправді не є річчю, тому що дані надходять з L3, а не з core-> core. Тож це, мабуть, більш актуально для L3 кеш-> кеш-передач через сокети. Цікаво, чи цей "локальний хіт L3" призначений для лінії, спільної з ядром, в іншій сокетці? Все ще не має сенсу, дійсне в L3 означає, що жодне ядро ​​не має E / M
Пітер Кордес,

@PeterCordes Я згадав цей коментар і повернувся, і те, що я сказав, просто натрапило на мене як раз неправильно. Мій коментар правильний з точки зору 3-го ядра, де він ділиться між двома іншими ядрами або просто ексклюзивно для одного іншого ядра. Але якщо ви говорите про безроздільну лінію, і вона належить до ядра, яке намагається отримати доступ до лінії, то тест є правильним, оскільки для спільного використання потрібна RFO для отримання ексклюзивного та ексклюзивного засобів, такого RFO не потрібно. Тому я не знаю, що я говорив насправді.
Льюїс Келсі

@LewisKelsey: Так, це все правда для написання. Я подумав, що це для читання ( затримка джерел даних ), яке більш чутливе до затримки. Читання рядка ніколи не вимагає RFO, а лише прохання поділитися. Так чи не повинна лінія, яка вже знаходиться десь у загальному стані, просто потрапила в L3 цього сокета, не чекаючи трафіку когерентності? І, таким чином, бути швидшим, ніж DRAM, подібно до "неподіленого" хіта L3.
Пітер Кордес

189

Цифри, які повинні знати всі

           0.5 ns - CPU L1 dCACHE reference
           1   ns - speed-of-light (a photon) travel a 1 ft (30.5cm) distance
           5   ns - CPU L1 iCACHE Branch mispredict
           7   ns - CPU L2  CACHE reference
          71   ns - CPU cross-QPI/NUMA best  case on XEON E5-46*
         100   ns - MUTEX lock/unlock
         100   ns - own DDR MEMORY reference
         135   ns - CPU cross-QPI/NUMA best  case on XEON E7-*
         202   ns - CPU cross-QPI/NUMA worst case on XEON E7-*
         325   ns - CPU cross-QPI/NUMA worst case on XEON E5-46*
      10,000   ns - Compress 1K bytes with Zippy PROCESS
      20,000   ns - Send 2K bytes over 1 Gbps NETWORK
     250,000   ns - Read 1 MB sequentially from MEMORY
     500,000   ns - Round trip within a same DataCenter
  10,000,000   ns - DISK seek
  10,000,000   ns - Read 1 MB sequentially from NETWORK
  30,000,000   ns - Read 1 MB sequentially from DISK
 150,000,000   ns - Send a NETWORK packet CA -> Netherlands
|   |   |   |
|   |   | ns|
|   | us|
| ms|

Від: Спочатку Пітер Норвіг:
- http://norvig.com/21-days.html#answers
- http://surana.wordpress.com/2009/01/01/numbers-everyone-should-know/ ,
- http://sites.google.com/site/io/building-scalable-web-applications-with-google-app-engine

візуальне порівняння


11
Безумовно, ці турботи дуже ВЕЛИЧЕЗНІ, залежно від дизайну процесора, затримки / частоти оперативної пам’яті, кешування жорсткого диска (як типу, так і розміру) / об / хв тощо тощо? Цитувати INTEL (для значень, випущених для одного конкретного процесора): "ПРИМІТКА. Ці значення є приблизними приблизками. Вони залежать від частоти Core і Uncore, швидкості пам'яті, налаштувань BIOS, кількості DIMMS тощо. ВАШИ МІЛЬЖАЖ МОЖУТЬ ДЛЯ ВАРТІ. . "
Дейв

28
@Dave це правда, але ці цифри показують порядок масштабу
Андрій

8
@ Незважаючи на те, що тип / швидкість / архітектура процесора відрізняється, я вважаю, що відносні терміни повинні приблизно залишатися однаковими, тому це просто приблизна інструкція, коли потрібно знати, кодуючи. Більш змістовний аналіз слід зробити за допомогою
профілера

8
Щоб мати уявлення про те, скільки часу йде, Вікіпедія згадує: «Одна наносекунда - це одна секунда, а друга - 31,7 року». en.wikipedia.org/wiki/Nanosecond
Тільки ти

2
@kernel, якщо є кеш пропустіть, це означає, що він вимагатиме доступу кешу нижнього рівня або навіть основної пам'яті. У цьому випадку знадобиться час відповідно до цього рівня доступу. Ви можете шукати дані для нових процесорів тут sisoftware.net/?d=qa&f=ben_mem_latency
Андрій

39

Вартість доступу до різних спогадів на гарній сторінці

Підсумок

  1. Цінності зменшилися, але стабілізуються з 2005 року

            1 ns        L1 cache
            3 ns        Branch mispredict
            4 ns        L2 cache
           17 ns        Mutex lock/unlock
          100 ns        Main memory (RAM)
        2 000 ns (2µs)  1KB Zippy-compress
    
  2. Ще деякі покращення, прогноз на 2020 рік

       16 000 ns (16µs) SSD random read (olibre's note: should be less)
      500 000 ns (½ms)  Round trip in datacenter
    2 000 000 ns (2ms)  HDD random read (seek)
    

Дивіться також інші джерела

Дивитися також

Для подальшого розуміння рекомендую відмінне представлення сучасних архітектур кеша (червень 2014 року) від Герхарда Веллейна , Ханнеса Хофмана та Дітмара Фей в університеті Ерланген-Нюрнберг .

Французькомовні люди можуть оцінити статтю SpaceFox, в якій порівнюють процесор із розробником і чекають інформації, необхідної для продовження роботи.


прекрасний пост затримки. було б добре додати факти про GPU-затримку, що маскує реальність (
user3666197

Привіт @ user3666197 У вас є джерела про затримку пам’яті, пов’язані з графічним процесором? Ура :-)
олібре

Звичайно, так, @olibre. Перевірте [A]розміщене нижче.
user3666197

1
З огляду на те, як йдеться про затримку та кешування, я вважаю іронічним те, що сторінка на вашому першому посиланні зі слайдером року не кешує показ метрики при зміні року. Принаймні, у Firefox вони виводяться занадто повільно, щоб перетягуватись протягом років, щоб бути гладкими: /
Джон Глассмер

1
Приємні посилання, ви дали назви та авторів!
СамБ

22

Просто заради огляду прогнозів на 2025 рік до 2020 року:

За останні 44 роки технології інтегральних мікросхем класичні (не квантові) процесори еволюціонували, буквально та фізично, "Per Aspera ad Astra" . Останнє десятиліття засвідчило, що класичний процес наблизився до деяких перешкод, які не мають досяжного фізичного шляху вперед.

Number of logical coresможе і може зростати, але не більше, ніж важко, якщо не неможливо обійти вже вражену фізику стелю, яка може і може зрости, але менше, ніж (потужність, шум, «годинник») може зростати, але проблеми з розподілом енергії та розсіюванням тепла зростає, може зростати, маючи прямі переваги від великих кешових відбитків та більш швидкої та ширшої пам’яті, вигоди вводу / виводу та непрямі вигоди від рідше системного перемикання контексту, оскільки у нас може бути більше ядер для розділення інших потоків / процесів середO(n^2~3)
Frequency [MHz]
Transistor CountO(n^2~3)
Power [W]
Single Thread Perf

Кредити йдуть на Леонардо Суріано та Карла Руппа
(Кредити йдуть на Леонардо Суріано та Карла Руппа)

2020: Still some improvements, prediction for 2025
-------------------------------------------------------------------------
             0.1 ns - NOP
             0.3 ns - XOR, ADD, SUB
             0.5 ns - CPU L1 dCACHE reference           (1st introduced in late 80-ies )
             0.9 ns - JMP SHORT
             1   ns - speed-of-light (a photon) travel a 1 ft (30.5cm) distance -- will stay, throughout any foreseeable future :o)
?~~~~~~~~~~~ 1   ns - MUL ( i**2 = MUL i, i )~~~~~~~~~ doing this 1,000 x is 1 [us]; 1,000,000 x is 1 [ms]; 1,000,000,000 x is 1 [s] ~~~~~~~~~~~~~~~~~~~~~~~~~
           3~4   ns - CPU L2  CACHE reference           (2020/Q1)
             5   ns - CPU L1 iCACHE Branch mispredict
             7   ns - CPU L2  CACHE reference
            10   ns - DIV
            19   ns - CPU L3  CACHE reference           (2020/Q1 considered slow on 28c Skylake)
            71   ns - CPU cross-QPI/NUMA best  case on XEON E5-46*
           100   ns - MUTEX lock/unlock
           100   ns - own DDR MEMORY reference
           135   ns - CPU cross-QPI/NUMA best  case on XEON E7-*
           202   ns - CPU cross-QPI/NUMA worst case on XEON E7-*
           325   ns - CPU cross-QPI/NUMA worst case on XEON E5-46*
|Q>~~~~~ 5,000   ns - QPU on-chip QUBO ( quantum annealer minimiser 1 Qop )
        10,000   ns - Compress 1K bytes with a Zippy PROCESS
        20,000   ns - Send     2K bytes over 1 Gbps  NETWORK
       250,000   ns - Read   1 MB sequentially from  MEMORY
       500,000   ns - Round trip within a same DataCenter
?~~~ 2,500,000   ns - Read  10 MB sequentially from  MEMORY~~(about an empty python process to copy on spawn)~~~~ x ( 1 + nProcesses ) on spawned process instantiation(s), yet an empty python interpreter is indeed not a real-world, production-grade use-case, is it?
    10,000,000   ns - DISK seek
    10,000,000   ns - Read   1 MB sequentially from  NETWORK
?~~ 25,000,000   ns - Read 100 MB sequentially from  MEMORY~~(somewhat light python process to copy on spawn)~~~~ x ( 1 + nProcesses ) on spawned process instantiation(s)
    30,000,000   ns - Read 1 MB sequentially from a  DISK
?~~ 36,000,000   ns - Pickle.dump() SER a 10 MB object for IPC-transfer and remote DES in spawned process~~~~~~~~ x ( 2 ) for a single 10MB parameter-payload SER/DES + add an IPC-transport costs thereof or NETWORK-grade transport costs, if going into [distributed-computing] model Cluster ecosystem
   150,000,000   ns - Send a NETWORK packet CA -> Netherlands
  |   |   |   |
  |   |   | ns|
  |   | us|
  | ms|

Просто заради огляду прогнозів на 2020 рік у 2015 році:

Still some improvements, prediction for 2020 (Ref. olibre's answer below)
-------------------------------------------------------------------------
   16 000 ns ( 16 µs) SSD random read (olibre's note: should be less)
  500 000 ns (  ½ ms) Round trip in datacenter
2 000 000 ns (  2 ms) HDD random read (seek)

In 2015 there are currently available:
========================================================================
      820 ns ( 0.8µs)     random read from a SSD-DataPlane
    1 200 ns ( 1.2µs) Round trip in datacenter
    1 200 ns ( 1.2µs)     random read from a HDD-DataPlane

Просто заради порівняння ландшафтів затримки процесора та GPU:

Непросте завдання порівняти навіть найпростіші лінійки процесора / кеша / DRAM (навіть у єдиній моделі доступу до пам'яті), де швидкість DRAM є фактором визначення затримки, і завантаженої затримки (насичена система), де остання правила і є те, що в корпоративних додатках буде більше, ніж простою повністю завантаженої системи.

                    +----------------------------------- 5,6,7,8,9,..12,15,16 
                    |                               +--- 1066,1333,..2800..3300
                    v                               v
First  word = ( ( CAS latency * 2 ) + ( 1 - 1 ) ) / Data Rate  
Fourth word = ( ( CAS latency * 2 ) + ( 4 - 1 ) ) / Data Rate
Eighth word = ( ( CAS latency * 2 ) + ( 8 - 1 ) ) / Data Rate
                                        ^----------------------- 7x .. difference
******************************** 
So:
===

resulting DDR3-side latencies are between _____________
                                          3.03 ns    ^
                                                     |
                                         36.58 ns ___v_ based on DDR3 HW facts

Рівномірний доступ до пам'яті

GPU-двигуни отримали багато технічного маркетингу, тоді як глибокі внутрішні залежності - це ключ до розуміння як реальних сильних сторін, так і реальних недоліків, які ці архітектури відчувають на практиці (як правило, набагато відрізняються від агресивних маркетингових сповивань).

   1 ns _________ LETS SETUP A TIME/DISTANCE SCALE FIRST:
          °      ^
          |\     |a 1 ft-distance a foton travels in vacuum ( less in dark-fibre )
          | \    |
          |  \   |
        __|___\__v____________________________________________________
          |    |
          |<-->|  a 1 ns TimeDOMAIN "distance", before a foton arrived
          |    |
          ^    v 
    DATA  |    |DATA
    RQST'd|    |RECV'd ( DATA XFER/FETCH latency )

  25 ns @ 1147 MHz FERMI:  GPU Streaming Multiprocessor REGISTER access
  35 ns @ 1147 MHz FERMI:  GPU Streaming Multiprocessor    L1-onHit-[--8kB]CACHE

  70 ns @ 1147 MHz FERMI:  GPU Streaming Multiprocessor SHARED-MEM access

 230 ns @ 1147 MHz FERMI:  GPU Streaming Multiprocessor texL1-onHit-[--5kB]CACHE
 320 ns @ 1147 MHz FERMI:  GPU Streaming Multiprocessor texL2-onHit-[256kB]CACHE

 350 ns
 700 ns @ 1147 MHz FERMI:  GPU Streaming Multiprocessor GLOBAL-MEM access
 - - - - -

Розуміння внутрішніх справ, таким чином, набагато важливіше, ніж в інших галузях, де публікуються архітектури та безліч доступних орієнтирів. Велике спасибі GPU-мікро-тестерам, які витратили свій час та творчість, щоб розкрити правду реальних схем роботи всередині тестованих GPU-підходів, що підходять до чорної скриньки.

    +====================| + 11-12 [usec] XFER-LATENCY-up   HostToDevice    ~~~ same as Intel X48 / nForce 790i
    |   |||||||||||||||||| + 10-11 [usec] XFER-LATENCY-down DeviceToHost
    |   |||||||||||||||||| ~  5.5 GB/sec XFER-BW-up                         ~~~ same as DDR2/DDR3 throughput
    |   |||||||||||||||||| ~  5.2 GB/sec XFER-BW-down @8192 KB TEST-LOAD      ( immune to attempts to OverClock PCIe_BUS_CLK 100-105-110-115 [MHz] ) [D:4.9.3]
    |                       
    |              Host-side
    |                                                        cudaHostRegister(   void *ptr, size_t size, unsigned int flags )
    |                                                                                                                 | +-------------- cudaHostRegisterPortable -- marks memory as PINNED MEMORY for all CUDA Contexts, not just the one, current, when the allocation was performed
    |                        ___HostAllocWriteCombined_MEM / cudaHostFree()                                           +---------------- cudaHostRegisterMapped   -- maps  memory allocation into the CUDA address space ( the Device pointer can be obtained by a call to cudaHostGetDevicePointer( void **pDevice, void *pHost, unsigned int flags=0 ); )
    |                        ___HostRegisterPORTABLE___MEM / cudaHostUnregister( void *ptr )
    |   ||||||||||||||||||
    |   ||||||||||||||||||
    |   | PCIe-2.0 ( 4x) | ~ 4 GB/s over  4-Lanes ( PORT #2  )
    |   | PCIe-2.0 ( 8x) | ~16 GB/s over  8-Lanes
    |   | PCIe-2.0 (16x) | ~32 GB/s over 16-Lanes ( mode 16x )
    |
    |   + PCIe-3.0 25-port 97-lanes non-blocking SwitchFabric ... +over copper/fiber
    |                                                                       ~~~ The latest PCIe specification, Gen 3, runs at 8Gbps per serial lane, enabling a 48-lane switch to handle a whopping 96 GBytes/sec. of full duplex peer to peer traffic. [I:]
    |
    | ~810 [ns]    + InRam-"Network" / many-to-many parallel CPU/Memory "message" passing with less than 810 ns latency any-to-any
    |
    |   ||||||||||||||||||
    |   ||||||||||||||||||
    +====================|
    |.pci............HOST|

Вибачте за "більшу картину", але затримка демаскінгу також має кардинальні межі, накладені на мікросхемах smREG / L1 / L2-потенціалу та швидкості / пропуску.

    |.pci............GPU.|
    |                    | FERMI [GPU-CLK] ~ 0.9 [ns] but THE I/O LATENCIES                                                                  PAR -- ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||| <800> warps ~~ 24000 + 3200 threads ~~ 27200 threads [!!]
    |                                                                                                                                               ^^^^^^^^|~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ [!!]
    |                                                       smREGs________________________________________ penalty +400 ~ +800 [GPU_CLKs] latency ( maskable by 400~800 WARPs ) on <Compile-time>-designed spillover(s) to locMEM__
    |                                                                                                              +350 ~ +700 [ns] @1147 MHz FERMI ^^^^^^^^
    |                                                                                                                          |                    ^^^^^^^^
    |                                                                                                                       +5 [ns] @ 200 MHz FPGA. . . . . . Xilinx/Zync Z7020/FPGA massive-parallel streamline-computing mode ev. PicoBlazer softCPU
    |                                                                                                                          |                    ^^^^^^^^
    |                                                                                                                   ~  +20 [ns] @1147 MHz FERMI ^^^^^^^^
    |                                                             SM-REGISTERs/thread: max  63 for CC-2.x -with only about +22 [GPU_CLKs] latency ( maskable by 22-WARPs ) to hide on [REGISTER DEPENDENCY] when arithmetic result is to be served from previous [INSTR] [G]:10.4, Page-46
    |                                                                                  max  63 for CC-3.0 -          about +11 [GPU_CLKs] latency ( maskable by 44-WARPs ) [B]:5.2.3, Page-73
    |                                                                                  max 128 for CC-1.x                                    PAR -- ||||||||~~~|
    |                                                                                  max 255 for CC-3.5                                    PAR -- ||||||||||||||||||~~~~~~|
    |
    |                                                       smREGs___BW                                 ANALYZE REAL USE-PATTERNs IN PTX-creation PHASE <<  -Xptxas -v          || nvcc -maxrregcount ( w|w/o spillover(s) )
    |                                                                with about 8.0  TB/s BW            [C:Pg.46]
    |                                                                           1.3  TB/s BW shaMEM___  4B * 32banks * 15 SMs * half 1.4GHz = 1.3 TB/s only on FERMI
    |                                                                           0.1  TB/s BW gloMEM___
    |         ________________________________________________________________________________________________________________________________________________________________________________________________________________________
    +========|   DEVICE:3 PERSISTENT                          gloMEM___
    |       _|______________________________________________________________________________________________________________________________________________________________________________________________________________________
    +======|   DEVICE:2 PERSISTENT                          gloMEM___
    |     _|______________________________________________________________________________________________________________________________________________________________________________________________________________________
    +====|   DEVICE:1 PERSISTENT                          gloMEM___
    |   _|______________________________________________________________________________________________________________________________________________________________________________________________________________________
    +==|   DEVICE:0 PERSISTENT                          gloMEM_____________________________________________________________________+440 [GPU_CLKs]_________________________________________________________________________|_GB|
    !  |                                                         |\                                                                +                                                                                           |
    o  |                                                texMEM___|_\___________________________________texMEM______________________+_______________________________________________________________________________________|_MB|
       |                                                         |\ \                                 |\                           +                                               |\                                          |
       |                                              texL2cache_| \ \                               .| \_ _ _ _ _ _ _ _texL2cache +370 [GPU_CLKs] _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ | \                                   256_KB|
       |                                                         |  \ \                               |  \                         +                                 |\            ^  \                                        |
       |                                                         |   \ \                              |   \                        +                                 | \           ^   \                                       |
       |                                                         |    \ \                             |    \                       +                                 |  \          ^    \                                      |
       |                                              texL1cache_|     \ \                           .|     \_ _ _ _ _ _texL1cache +260 [GPU_CLKs] _ _ _ _ _ _ _ _ _ |   \_ _ _ _ _^     \                                 5_KB|
       |                                                         |      \ \                           |      \                     +                         ^\      ^    \        ^\     \                                    |
       |                                     shaMEM + conL3cache_|       \ \                          |       \ _ _ _ _ conL3cache +220 [GPU_CLKs]           ^ \     ^     \       ^ \     \                              32_KB|
       |                                                         |        \ \                         |        \       ^\          +                         ^  \    ^      \      ^  \     \                                  |
       |                                                         |         \ \                        |         \      ^ \         +                         ^   \   ^       \     ^   \     \                                 |
       |                                   ______________________|__________\_\_______________________|__________\_____^__\________+__________________________________________\_________\_____\________________________________|
       |                  +220 [GPU-CLKs]_|           |_ _ _  ___|\          \ \_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ \ _ _ _ _\_ _ _ _+220 [GPU_CLKs] on re-use at some +50 GPU_CLKs _IF_ a FETCH from yet-in-shaL2cache
       | L2-on-re-use-only +80 [GPU-CLKs]_| 64 KB  L2_|_ _ _   __|\\          \ \_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ \ _ _ _ _\_ _ _ + 80 [GPU_CLKs] on re-use from L1-cached (HIT) _IF_ a FETCH from yet-in-shaL1cache
       | L1-on-re-use-only +40 [GPU-CLKs]_|  8 KB  L1_|_ _ _    _|\\\          \_\__________________________________\________\_____+ 40 [GPU_CLKs]_____________________________________________________________________________|
       | L1-on-re-use-only + 8 [GPU-CLKs]_|  2 KB  L1_|__________|\\\\__________\_\__________________________________\________\____+  8 [GPU_CLKs]_________________________________________________________conL1cache      2_KB|
       |     on-chip|smREG +22 [GPU-CLKs]_|           |t[0_______^:~~~~~~~~~~~~~~~~\:________]
       |CC-  MAX    |_|_|_|_|_|_|_|_|_|_|_|           |t[1_______^                  :________]
       |2.x   63    |_|_|_|_|_|_|_|_|_|_|_|           |t[2_______^                  :________] 
       |1.x  128    |_|_|_|_|_|_|_|_|_|_|_|           |t[3_______^                  :________]
       |3.5  255 REGISTERs|_|_|_|_|_|_|_|_|           |t[4_______^                  :________]
       |         per|_|_|_|_|_|_|_|_|_|_|_|           |t[5_______^                  :________]
       |         Thread_|_|_|_|_|_|_|_|_|_|           |t[6_______^                  :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|           |t[7_______^     1stHalf-WARP :________]______________
       |            |_|_|_|_|_|_|_|_|_|_|_|           |t[ 8_______^:~~~~~~~~~~~~~~~~~:________]
       |            |_|_|_|_|_|_|_|_|_|_|_|           |t[ 9_______^                  :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|           |t[ A_______^                  :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|           |t[ B_______^                  :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|           |t[ C_______^                  :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|           |t[ D_______^                  :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|           |t[ E_______^                  :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|       W0..|t[ F_______^____________WARP__:________]_____________
       |            |_|_|_|_|_|_|_|_|_|_|_|         ..............             
       |            |_|_|_|_|_|_|_|_|_|_|_|           ............|t[0_______^:~~~~~~~~~~~~~~~\:________]
       |            |_|_|_|_|_|_|_|_|_|_|_|           ............|t[1_______^                 :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|           ............|t[2_______^                 :________] 
       |            |_|_|_|_|_|_|_|_|_|_|_|           ............|t[3_______^                 :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|           ............|t[4_______^                 :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|           ............|t[5_______^                 :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|           ............|t[6_______^                 :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|           ............|t[7_______^    1stHalf-WARP :________]______________
       |            |_|_|_|_|_|_|_|_|_|_|_|           ............|t[ 8_______^:~~~~~~~~~~~~~~~~:________]
       |            |_|_|_|_|_|_|_|_|_|_|_|           ............|t[ 9_______^                 :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|           ............|t[ A_______^                 :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|           ............|t[ B_______^                 :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|           ............|t[ C_______^                 :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|           ............|t[ D_______^                 :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|           ............|t[ E_______^                 :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|       W1..............|t[ F_______^___________WARP__:________]_____________
       |            |_|_|_|_|_|_|_|_|_|_|_|         ....................................................
       |            |_|_|_|_|_|_|_|_|_|_|_|          ...................................................|t[0_______^:~~~~~~~~~~~~~~~\:________]
       |            |_|_|_|_|_|_|_|_|_|_|_|          ...................................................|t[1_______^                 :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|          ...................................................|t[2_______^                 :________] 
       |            |_|_|_|_|_|_|_|_|_|_|_|          ...................................................|t[3_______^                 :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|          ...................................................|t[4_______^                 :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|          ...................................................|t[5_______^                 :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|          ...................................................|t[6_______^                 :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|          ...................................................|t[7_______^    1stHalf-WARP :________]______________
       |            |_|_|_|_|_|_|_|_|_|_|_|          ...................................................|t[ 8_______^:~~~~~~~~~~~~~~~~:________]
       |            |_|_|_|_|_|_|_|_|_|_|_|          ...................................................|t[ 9_______^                 :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|          ...................................................|t[ A_______^                 :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|          ...................................................|t[ B_______^                 :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|          ...................................................|t[ C_______^                 :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|          ...................................................|t[ D_______^                 :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|          ...................................................|t[ E_______^                 :________]
       |            |_|_|_|_|_|_|_|_|_|_|_|tBlock Wn....................................................|t[ F_______^___________WARP__:________]_____________
       |
       |                   ________________          °°°°°°°°°°°°°°°°°°°°°°°°°°~~~~~~~~~~°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°°
       |                  /                \   CC-2.0|||||||||||||||||||||||||| ~masked  ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
       |                 /                  \  1.hW  ^|^|^|^|^|^|^|^|^|^|^|^|^| <wait>-s ^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|
       |                /                    \ 2.hW  |^|^|^|^|^|^|^|^|^|^|^|^|^          |^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^|^
       |_______________/                      \______I|I|I|I|I|I|I|I|I|I|I|I|I|~~~~~~~~~~I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|I|
       |~~~~~~~~~~~~~~/ SM:0.warpScheduler    /~~~~~~~I~I~I~I~I~I~I~I~I~I~I~I~I~~~~~~~~~~~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I~I
       |              \          |           //
       |               \         RR-mode    //
       |                \    GREEDY-mode   //
       |                 \________________//
       |                   \______________/SM:0__________________________________________________________________________________
       |                                  |           |t[ F_______^___________WARP__:________]_______
       |                                ..|SM:1__________________________________________________________________________________
       |                                  |           |t[ F_______^___________WARP__:________]_______
       |                                ..|SM:2__________________________________________________________________________________
       |                                  |           |t[ F_______^___________WARP__:________]_______
       |                                ..|SM:3__________________________________________________________________________________
       |                                  |           |t[ F_______^___________WARP__:________]_______
       |                                ..|SM:4__________________________________________________________________________________
       |                                  |           |t[ F_______^___________WARP__:________]_______
       |                                ..|SM:5__________________________________________________________________________________
       |                                  |           |t[ F_______^___________WARP__:________]_______
       |                                ..|SM:6__________________________________________________________________________________
       |                                  |           |t[ F_______^___________WARP__:________]_______
       |                                ..|SM:7__________________________________________________________________________________
       |                                  |           |t[ F_______^___________WARP__:________]_______
       |                                ..|SM:8__________________________________________________________________________________
       |                                  |           |t[ F_______^___________WARP__:________]_______
       |                                ..|SM:9__________________________________________________________________________________
       |                                ..|SM:A      |t[ F_______^___________WARP__:________]_______
       |                                ..|SM:B      |t[ F_______^___________WARP__:________]_______
       |                                ..|SM:C      |t[ F_______^___________WARP__:________]_______
       |                                ..|SM:D      |t[ F_______^___________WARP__:________]_______
       |                                  |_______________________________________________________________________________________
       */

Суть?

Будь-яка конструкція з низькою затримкою повинна скоріше інженерно розробити "гідравліку вводу / виводу" (оскільки 0 1-XFER непридатні за своєю природою), і отримані затримки визначають конверт ефективності для будь-якого рішення GPGPU, будь то обчислювально інтенсивний ( читайте : там, де витрати на обробку пробачать дещо більш низьку затримку XFERs ...) чи ні ( читайте : де (можливо, це когось здивує) процесори швидші в процесі обробки до кінця, ніж тканини GPU [цитати доступні] ).


7
Я намагався зрозуміти вашу відповідь. Це здається дуже цікавим, але ASCII-графіки не легко читати через високі / ширинні обмеження. Вибачте, я не знаю, як це можна покращити ... Нарешті я пропускаю резюме (наприкінці я не знаю, що думати про процесори та затримки GPU). Сподіваюся, ви зможете вдосконалити свою відповідь, щоб забезпечити кращий погляд-цукерки і зрозумілість людини. Мужність. Ура :-D
олібре

3

Подивіться на цю «сходову» ділянку, чудово ілюструючи різні часи доступу (з точки зору тикових годин). Зауважте, що червоний процесор має додатковий "крок", ймовірно, тому, що він має L4 (а інші - ні).

Графіки часу доступу з різною ієрархією пам'яті

Взято з цієї статті Extremetech.

У інформатиці це називається "складність вводу / виводу".

Використовуючи наш веб-сайт, ви визнаєте, що прочитали та зрозуміли наші Політику щодо файлів cookie та Політику конфіденційності.
Licensed under cc by-sa 3.0 with attribution required.