Як я можу створити файл Makefile для проектів C із підкаталогами SRC, OBJ та BIN?

Кілька місяців тому я придумав такий загальний Makefileдля шкільних завдань:

# ------------------------------------------------
# Generic Makefile
#
# Author: yanick.rochon@gmail.com
# Date  : 2010-11-05
#
# Changelog :
#   0.01 - first version
# ------------------------------------------------

# project name (generate executable with this name)
TARGET   = projectname

CC       = gcc -std=c99 -c
# compiling flags here
CFLAGS   = -Wall -I.

LINKER   = gcc -o
# linking flags here
LFLAGS   = -Wall

SOURCES  := $(wildcard *.c)
INCLUDES := $(wildcard *.h)
OBJECTS  := $(SOURCES:.c=*.o)
rm       = rm -f

$(TARGET): obj
    @$(LINKER) $(TARGET) $(LFLAGS) $(OBJECTS)
    @echo "Linking complete!"

obj: $(SOURCES) $(INCLUDES)
    @$(CC) $(CFLAGS) $(SOURCES)
    @echo "Compilation complete!"

clean:
    @$(rm) $(TARGET) $(OBJECTS)
    @echo "Cleanup complete!"

Це в основному скомпілює кожен файл .cі .hдля створення .oфайлів та виконуваних файлівprojectname в одній папці.

Тепер я хотів би трохи підштовхнути це. Як я можу написати Makefile для компіляції проекту C із такою структурою каталогів?

 ./
 ./Makefile
 ./src/*.c;*.h
 ./obj/*.o
 ./bin/<executable>

Іншими словами, я хотів би мати Makefile , який компілює джерела C з ./src/в , ./obj/а потім посилання все , щоб створити виконуваний модуль./bin/ .

Я намагався читати різні файли Makefi, але я просто не можу змусити їх працювати для наведеної вище структури проекту; натомість проект не вдається скомпілювати зі всілякими помилками. Звичайно, я міг би використовувати повномасштабну IDE (Monodevelop, Anjuta тощо), але я чесно вважаю за краще дотримуватися gEdit і хороший термінал ol '.

Чи є гуру, який може дати мені діюче рішення або чітку інформацію про те, як це можна зробити? Дякую!

** ОНОВЛЕННЯ (v4) **

Остаточне рішення:

# ------------------------------------------------
# Generic Makefile
#
# Author: yanick.rochon@gmail.com
# Date  : 2011-08-10
#
# Changelog :
#   2010-11-05 - first version
#   2011-08-10 - added structure : sources, objects, binaries
#                thanks to http://stackoverflow.com/users/128940/beta
#   2017-04-24 - changed order of linker params
# ------------------------------------------------

# project name (generate executable with this name)
TARGET   = projectname

CC       = gcc
# compiling flags here
CFLAGS   = -std=c99 -Wall -I.

LINKER   = gcc
# linking flags here
LFLAGS   = -Wall -I. -lm

# change these to proper directories where each file should be
SRCDIR   = src
OBJDIR   = obj
BINDIR   = bin

SOURCES  := $(wildcard $(SRCDIR)/*.c)
INCLUDES := $(wildcard $(SRCDIR)/*.h)
OBJECTS  := $(SOURCES:$(SRCDIR)/%.c=$(OBJDIR)/%.o)
rm       = rm -f


$(BINDIR)/$(TARGET): $(OBJECTS)
    @$(LINKER) $(OBJECTS) $(LFLAGS) -o $@
    @echo "Linking complete!"

$(OBJECTS): $(OBJDIR)/%.o : $(SRCDIR)/%.c
    @$(CC) $(CFLAGS) -c $< -o $@
    @echo "Compiled "$<" successfully!"

.PHONY: clean
clean:
    @$(rm) $(OBJECTS)
    @echo "Cleanup complete!"

.PHONY: remove
remove: clean
    @$(rm) $(BINDIR)/$(TARGET)
    @echo "Executable removed!"

По-перше, ваше $(OBJECTS)правило є проблематичним, оскільки:

1. це своєрідний вибір, що робить усі джерела необхідними умовами кожного об'єкта,
2. він часто використовує неправильне джерело (як ви виявили за допомогою file1.oта file2.o)
3. він намагається побудувати виконувані файли замість зупинки на об'єктах, і
4. назва цілі ( foo.o) - це не те, що правило насправді створює ( obj/foo.o).

Я пропоную наступне:

OBJECTS  := $(SOURCES:$(SRCDIR)/%.c=$(OBJDIR)/%.o)

$(OBJECTS): $(OBJDIR)/%.o : $(SRCDIR)/%.c
    $(CC) $(CFLAGS) -c $< -o $@
    @echo "Compiled "$<" successfully!"

$(TARGET)Правило має ту ж проблему , що ім'я мети на насправді не описати те , що будує правило. З цієї причини, якщо ви вводите makeкілька разів, Make буде перебудовувати ціль кожного разу, навіть не маючи на те причин. Невелика зміна виправляє, що:

$(BINDIR)/$(TARGET): $(OBJECTS)
    $(LINKER) $@ $(LFLAGS) $(OBJECTS)
    @echo "Linking complete!"

Як тільки це все в порядку, ви можете розглянути більш досконале обробку залежностей; якщо ви модифікуєте один із заголовкових файлів, цей make-файл не буде знати, які об'єкти / виконувані файли необхідно відновити. Але це може зачекати ще добу.

EDIT:
Вибачте, я опустив частину $(OBJECTS)правила вище; Я це виправив. (Мені б хотілося використовувати "страйк" всередині зразка коду.)

Ви можете додати -Iпрапор до прапорів компілятора (CFLAGS), щоб вказати, де компілятор повинен шукати вихідні файли, а прапор -o вказати, де слід залишити двійковий файл:

CFLAGS   = -Wall -I./src
TARGETPATH = ./bin

$(TARGET): obj
    @$(LINKER) $(TARGETPATH)/$(TARGET) $(LFLAGS) $(OBJECTS)
    @echo "Linking complete!"

Для того, щоб скинути об'єктні файли до objкаталогу, використовуйте -oопцію під час компіляції. Крім того , зверніть увагу на $@і $< автоматичних змінних .

Наприклад, розглянемо цей простий файл Make

CFLAGS= -g -Wall -O3                                                            
OBJDIR= ./obj

SRCS=$(wildcard *.c)
OBJS=$(SRCS:.c=.o )
all:$(OBJS)

%.o: %.c 
   $(CC) $(CFLAGS) -c $< -o $(OBJDIR)/$@

Оновити>

Переглядаючи ваш файл make, я розумію, що ви використовуєте -oпрапор. Добре. Продовжуйте використовувати його, але додайте змінну цільового каталогу, щоб вказати, куди слід записати вихідний файл.

У наші дні я перестав писати файли make-файлів, якщо ви маєте намір навчитися, продовжуйте, інакше у вас є хороший генератор make-файлів, який постачається з eclipse CDT. Якщо вам потрібна підтримка / підтримка декількох проектів у вашому дереві збірки, перегляньте наступне -

https://github.com/dmoulding/boilermake Я знайшов це досить непогано ..!