Загальні безкоштовні засоби синтезу Verilog?

Чи є в наявності безкоштовні чи відкриті засоби синтезу, які можуть перетворити Verilog RTL в загальний нетто-список ворота? (складається з загальних NAND, NOR, XOR, D-flops / регістрів тощо. Оптимізація не потрібна.) Якщо не для повної мови, то як щодо "корисного" підмножини RTL (за винятком лише неттового списку рівнів Verilog)?

Yosys робить саме те, що ви хочете, і підтримує велику частину Verilog-2005. Перегляньте каталоги * / rtl / за адресою https://github.com/cliffordwolf/yosys-bigsim/ для прикладів, які можна синтезувати з Yosys.

Розкриття: Я автор Yosys.

Icarus Verilog, інструмент OSS, дуже зручний, навіть має тренажер. http://iverilog.icarus.com/

Це інструмент моделювання та синтезу Verilog. Він працює як компілятор, компілюючи вихідний код, записаний у Verilog (IEEE-1364), у якийсь цільовий формат. Для пакетного моделювання компілятор може генерувати проміжну форму під назвою vvp-збірка. Для синтезу компілятор генерує netlists у бажаному форматі. Сам компілятор призначений для розбору та складання описів дизайну, написаних до стандарту IEEE IEEE Std 1364-2005.

Ікар Верилог - це незавершена робота, і оскільки мовний стандарт не стоїть на місці, він, мабуть, завжди буде. Так і має бути. Однак я час від часу робитиму стабільні випуски і намагатимусь не відкликати жодних функцій, які з’являються у цих стабільних випусках.

Основна ціль перенесення - Linux, хоча вона добре працює на багатьох подібних операційних системах. Різні люди внесли заздалегідь складені файли стабільних випусків для різних цілей. Ці випуски переносяться волонтерами, тому те, які бінарні файли доступні, залежить від того, хто потребує часу, щоб зробити упаковку. Icarus Verilog був перенесений в цю іншу операційну систему як інструмент командного рядка, і там встановлені програми для користувачів без компіляторів. Ви також можете цілком компілювати його з безкоштовними інструментами, хоча є попередньо складені бінарні файли стабільних випусків.

Я думаю, що ваші потреби найкраще задовольняють HDL Analyzer та Netlist Architect (HANA): https://sourceforge.net/projects/sim-sim/files / Він підтримує майже цілі конструкції Verilog 1995-2001. Він генерує вихід у вигляді загальних воріт у форматі Verilog. Також ви можете вказати бібліотеку технологій, для якої потрібно відобразити. У нього є власний формат бібліотеки.