Запитання з тегом «synthesis»

Я трохи розгублений, якщо мені слід використовувати цілі числа у VHDL для сигналів синтезу та портів тощо. Я використовую std_logic на портах верхнього рівня, але всередині був з допомогою варіювалися цілі всюди. Однак я натрапив на кілька посилань на людей, які казали, що слід використовувати лише підписані / непідписані для …

17 vhdl  synthesis 

Чи є пояснення, що для розповсюдження цифрового обладнання потрібно більше часу? Наприклад, синтез програмного забезпечення відбувається дуже повільно порівняно з апаратним синтезом.

14 analog  software  hardware  synthesis  synthesizer 

На курсах логічного дизайну ми всі дізналися, що можна мінімізувати логічну функцію, наприклад, використовуючи карту Карно або алгоритм Quine – McCluskey . Ми також дізналися, що значення "Небайдуже" збільшують потенціал мінімізації. Наприклад, візьміть файл реєстру. write_addressІ write_dataсигнали на насправді не має значення , коли write_enableсигнал '0'. Таким чином, їм слід …

11 vhdl  synthesis  optimization 

Чи є в наявності безкоштовні чи відкриті засоби синтезу, які можуть перетворити Verilog RTL в загальний нетто-список ворота? (складається з загальних NAND, NOR, XOR, D-flops / регістрів тощо. Оптимізація не потрібна.) Якщо не для повної мови, то як щодо "корисного" підмножини RTL (за винятком лише неттового списку рівнів Verilog)?

10 verilog  synthesis 

Я знаю два способи синтезу змінної VHDL інструментом синтезу: Змінна синтезується як комбінаційна логіка Змінна, що синтезується як Latch ненавмисно (коли неініціалізованій змінній присвоюється сигнал або інша змінна) Які ще є способи синтезу VHDL змінної? (Приклад: чи можна його інтерпретувати як ФФ?)

9 vhdl  synthesis  rtl