Запитання з тегом «vhdl»

VHDL (VHSIC (Very High Speed ​​Integrated Circuit) Hardware Description Language) - мова опису апаратних засобів) - це апаратний опис мови, який використовується в автоматизації електронного проектування для опису та проектування цифрових систем, таких як програмовані на місцях масиви воріт та інтегральні схеми.

2
Чим дизайн ASIC відрізняється від синтезу FPGA HDL?
Я мав певний досвід роботи з наборами інструментів FPGA / HDL, такими як Xilinx ISE, Lattice Diamond тощо. Загальний робочий процес - це написання Verilog / VHDL, моделювання, тестування, а потім програмування FPGA. Я чув, як пару людей кажуть, що дизайн ASIC дуже відрізняється. Які набори інструментів використовуються для двох …
42 fpga  vhdl  verilog  software  asic 
7
Зрозумілі та навчальні реалізації процесора в HDL
Чи можете ви порекомендувати доступну для читання та навчальну реалізацію процесора у VHDL чи Verilog? Переважно щось добре документоване. PS Я знаю, що можу подивитися opencores, але мене спеціально цікавлять речі, які люди насправді переглядали та вважали цікавими. PS2. Вибачте за приємні теги, але як новий користувач я не можу …
6
VHDL: Перетворення з типу INTEGER в STD_LOGIC_VECTOR
Я створив лічильник mod-16, а результатом виведення є INTEGER (усі приклади, які я бачив, використовували INTEGER). Я створив декодер для відображення з шестигранним на 7 сегмент, і його вхід - STD_LOGIC_VECTOR (написав це так, тому що було легко відобразити таблицю правдивості). Я хотів би підключити вихід лічильника до входу декодера, …
28 vhdl 
17
Найдоступніший комплект розробок FPGA для вивчення теорії VHDL та FPGA?
Заблокований . Це питання та його відповіді заблоковано, оскільки це питання поза темою, але має історичне значення. Наразі не приймає нових відповідей чи взаємодій. Я шукаю щось, з чим можу пограти, але не витрачати на це занадто багато. Я не маю права на академічну знижку, тому враховуйте це, роблячи пропозиції.
27 fpga  vhdl 
4
VHDL: Компонент проти Сутності
Мені цікаво, в чому різниця між складовою суттю. Мені хотілося б знати, в яких випадках краще використовувати компоненти замість сутностей. Дуже дякую.
25 vhdl  components 
11
Питання інтерв'ю VHDL - виявлення, чи можна число поділити на 5 без залишку
Я побачив приємне запитання інтерв'ю для VHDL - побудувати систему, яка отримує число і визначає, чи можна її розділити на 5 без залишку. Я намагався вирішити це за допомогою державної машини (я вважаю, що вони не хочуть, щоб ви використовували mod або rem ), і в той час я мав …
4
std_logic чи std_ulogic?
Здається, світ вирішив, що std_logic(і std_logic_vector) є типовим способом представлення бітів у VHDL. Альтернатива була б std_ulogic, яка не вирішена. Це мене дивує, тому що зазвичай ви не описуєте шину , тому вам не потрібно кілька драйверів і вам не потрібно розв’язувати сигнал. Перевага std_ulogicполягала б у тому, що компілятор …
24 vhdl 
7
Як дізнатися ЛПВЩ
У мене в цьому семестрі є курс цифрового дизайну і просто його люблю. Тепер я знаю, що більша частина роботи над вбудованою системою та цифровим дизайном виконується спочатку на комп'ютерних тренажерах, а потім реалізується за допомогою апаратних засобів. Тож мені було цікаво, як мені піти на вивчення ЛПВЩ. У мене …
24 simulation  vhdl  verilog  hdl 
4
VHDL, який може пошкодити FPGA
Я десь прочитав, що поганий код VHDL може призвести до пошкодження FPGA. Чи можливо навіть пошкодити FPGA з кодом VHDL? Які умови спричинили б це і які найгірші сценарії?
22 fpga  vhdl 
4
VHDL IDE для середовища GNU / linux
Мені потрібно вивчити VHDL з 0, і я хотів би мати опцію, яка працює під ядром Linux замість NT / Windows: будь-які поради? Я також можу дуже оцінити добрі посилання на хороші VHDL ресурси для початківця, дякую.
19 vhdl  ide 
1
Програмна перевірка процесора
На даний момент я розробляю простий процесор у VHDL за допомогою Xilinx ISE та ISIM. Частина дизайну іде надзвичайно добре, але я не можу знайти спосіб послідовної перевірки. Зараз у мене є тестовий стенд VHDL, який я оновлюю, щоб перевірити функцію, над якою працюю в будь-який конкретний момент. Це дуже …
18 fpga  vhdl  cpu  test 
3
VHDL: цілі числа для синтезу?
Я трохи розгублений, якщо мені слід використовувати цілі числа у VHDL для сигналів синтезу та портів тощо. Я використовую std_logic на портах верхнього рівня, але всередині був з допомогою варіювалися цілі всюди. Однак я натрапив на кілька посилань на людей, які казали, що слід використовувати лише підписані / непідписані для …
17 vhdl  synthesis 
Використовуючи наш веб-сайт, ви визнаєте, що прочитали та зрозуміли наші Політику щодо файлів cookie та Політику конфіденційності.
Licensed under cc by-sa 3.0 with attribution required.