Я знаю два способи синтезу змінної VHDL інструментом синтезу:
- Змінна синтезується як комбінаційна логіка
- Змінна, що синтезується як Latch ненавмисно (коли неініціалізованій змінній присвоюється сигнал або інша змінна)
Які ще є способи синтезу VHDL змінної? (Приклад: чи можна його інтерпретувати як ФФ?)