Дизайн мікропрограмного забезпечення FPGA: Наскільки велика завелика?

У мене особливо велика трансформація обробки сигналів, яку потрібно перенести з matlab до VHDL. Це безумовно вимагає певного обміну ресурсами. Трохи підрахунок дав мені наступне:

• 512 футів 64 балів
• 41210 операцій множення-додавання

Зважаючи на найбільшу Virtex 6 FPGA з ~ 2000 блоками DSP48E, я знаю, що можу поділитися ресурсами, щоб повторно використовувати ресурси кілька разів. Час виконання насправді не проблема, час обробки може зайняти відносно багато часу в FPGA термінах.

Дивлячись на використання ресурсів, використовуючи radix-2 lite архітектуру, я отримую блоки 4dsp / FFT-операція = 2048 DSP-блоків, що становить ~ 43 к. найбільший Virtex FPGA має 2 кб блоків, або 20 операцій / мюкс.

Очевидно, що такі великі мукси в тканину також збираються на шматочки. Де я можу знайти верхній кінець цієї межі? Я не можу нескінченно ділитися ресурсами FPGA. Чи занадто великі множники 41210? Як обчислити, що занадто велике?

Я також розглядав інші ресурси (фрагменти, Брамс тощо). Radix-2 Lite також дає 4 x 18k brams / fft = 2048 brams. Найбільший Xilinx FPGA містить 2128 Brams. дуже прикордонна. Я стурбований тим, що мій дизайн просто занадто великий.

ОНОВЛЕННЯ:

Ще трохи інформації про сам дизайн. Я не можу вникати в деталі, але ось що я можу дати:

Initial conditions -> 512 ffts -> 40k multipliers ---------|----> output data to host 

                 ^------re-calculate initial conditions----|

висновок специфікації даних: "швидше, ніж моделювання matlab"

Розрахунки мудрі, ось тут я:

Етап FFT: легкий. Я можу реалізувати 1/2/4/8 FFT, зберігати результати у SDRAM та отримувати доступ пізніше. Відносно невеликий, навіть якщо це займе багато часу, це нормально. використовуючи radix-2 lite, я можу отримати 2 DSP48E та 2 18k BRAMS / FFT. Потік дає 6 DSP48Es 0BRAMS / FFT. в будь-якому випадку 64-бальний FFT невеликий з точки зору ресурсу FPGA.

Мультиплікатори : це моя проблема. Входи множення приймаються з таблиць пошуку або даних FFT. Це дійсно лише ціла купа множин-додавань. Оптимізувати не так вже й багато. Не є фільтром, але має характеристики, схожі на фільтр.

З огляду на спільний доступ до ресурсів на FPGA, математика працює так: Один LUT-6 може використовуватися як 4-ходовий мукс. Формула для N бічного M-муксу полягає в наступному:

N*M/3 = number of luts, or N*M/12 = slices (4 LUTS/slice).

хрускіт цифр для моєї реалізації не дає хороших результатів. У 90% сімейства virtix-6 не вистачає фрагментів, щоб поділитись ресурсами своїх DSP, щоб виконати операції 40k.

Цікаво, чи є інший спосіб погляду на проблему?

Відмовляючись від вашої оцінки 512 FFT-операцій (64 бали кожна) та 42k MAC-операцій ... Я припускаю, що це вам потрібно для одного проходу через алгоритм?

Тепер ви знайшли FFT ядро ​​за допомогою 4 блоків DSP ... але скільки годинних циклів потрібно на FFT? (пропускна здатність, а не затримка)? Скажімо, 64, або 1 цикл на бал. Тоді вам доведеться виконати ці операції 42k Mac у 64 циклах - можливо, 1 кб MAC на цикл, при цьому кожен MAC обробляє 42 операції.

Тепер настав час розглянути решту алгоритму більш детально: визначити не MAC, а операції вищого рівня (фільтрація, кореляція, що завгодно), які можна повторно використовувати. Створіть ядра для кожної з цих операцій з повторним використанням (наприклад, фільтри з різними наборами коефіцієнтів), і незабаром між відносно великими ядрами ви можете знайти відносно небагато мультиплексорів ...

Також, чи можливе будь-яке зниження сили? У мене були випадки, коли для генерації квадратики (і вище) потрібно було множення в циклі. Розгортаючи їх, я міг ітераційно генерувати їх без множення: я був цілком задоволений самим днем, коли створив двигун різниці на FPGA!

Не знаючи програми, я не можу надати більше деталей, але, можливо, такий аналіз зробить можливими основні спрощення.

Крім того - оскільки це здається, ніби ви не маєте певної платформи на увазі, - подумайте, чи можете ви розділити декілька FPGA ... погляньте на цю дошку або цю, яка пропонує кілька FPGA на зручній платформі. У них також є плата зі 100 пристроями Spartan-3 ...

(ps я розчарувався, коли хлопці із програмного забезпечення закрили це інше запитання - я думаю, що це принаймні так доречно)

Редагувати: повторно редагуйте - я думаю, ви починаєте туди потрапляти. Якщо всі входи мультиплікатора є або виходами FFT, або коефіцієнтами "не фільтрує", ви починаєте бачити вигляд регулярності, яку потрібно використовувати. Один вхід до кожного множника підключається до виходу FFT, інший - до коефіцієнта ПЗУ (BlockRam реалізований як постійний масив).

Послідовність різних операцій FFT через один і той же блок FFT автоматично послідовує виходи FFT повз цей множник. Розподіл правильних коефіцієнтів на іншому вході MPY тепер "просто" питання організації правильних адрес ПЗУ в потрібний час: організаційна проблема, а не величезний головний біль MUXes.

Щодо продуктивності: Я думаю, що Дейв Твід був марно песимістичним - FFT приймає n * log (n) операції, але ви можете вибрати O (n) одиниці метеликів та O (logN) цикли, або O (logN) одиниці та O ( n) цикли або будь-яка інша комбінація, що відповідає вашим цілям ресурсу та швидкості. Одне з таких поєднань може зробити структуру множення після FFT набагато простішою, ніж інші ...

Якщо ця проблема не має жорстких обмежень у режимі реального часу, і це здається, що її немає - ви просто хочете, щоб вона працювала «швидше», тоді здається, що вона може бути цілком піддана прискоренню на одному або декількох графічних процесорах. Існує декілька бібліотек програмного забезпечення, які роблять це порівняно простою пропозицією, і це було б приблизно на порядок простіше, ніж переходити до спеціального обладнання FPGA.

Просто Google для "бібліотеки з підтримкою GPU" або "Бібліотеки, прискореної GPU", щоб розпочати роботу.

Для значно прискорення певних видів математичних операцій можна використовувати спеціалізоване обладнання або FPGA (або навіть CPLD). Головне, що слід пам’ятати, намагаючись розробити апаратне забезпечення (схему або логіку FPGA) для прискорення математичних операцій, - це з’ясувати, які дані замовлення знадобляться для входу та виходу з вашого пристрою. Пристрій з ефективною схемою вводу / виводу може забезпечити набагато кращі показники, ніж той, що має неефективну компоновку, навіть якщо останній пристрій потребує значно більшої схеми.

Я не намагався розробити апаратно-допоміжну конструкцію для FFT, але я розглядав апаратну допомогу для великих операцій множення (як це може використовуватися для шифрування RSA). Багато мікроконтролерів, навіть ті, які мають спеціальне обладнання для швидкого множення, не є надзвичайно ефективними при таких операціях, оскільки вони вимагають багато перетасування реєстру. Апаратне забезпечення, яке було розроблено для мінімізації заміни реєстру, може досягти набагато кращої продуктивності за допомогою операцій з багатоточним множенням, навіть якщо саме обладнання не було таким складним. Наприклад, апаратне забезпечення, яке може виконувати конвеєрне множення 16xN два біти одночасно (зміщення у два нижніх біта multiplcand та зміщення двох верхніх бітів результату), може досягти кращої продуктивності, ніж апаратне забезпечення, яке може виконувати множення 8x8 за один цикл, незважаючи на те, що перші можуть брати менше схем (і, внаслідок конвеєрного руху, мають коротший критичний шлях даних). Головне - розібратися, як буде виглядати "внутрішня петля" необхідного коду, і з’ясувати, чи є якісь неефективність, які легко усунути.

Як мало випускає нам час виконання?

Це дійсно здається ситуацією, коли вам слід реально реалізувати Soft-MCU, FPGA з інтегрованим жорстким MCU або навіть окремим пристроєм MCU і серіалізувати всі ваші операції.

Якщо припустити, що у вас є час виконання, виконувати свої FFT в програмному забезпеченні буде набагато простіше налагодження, і, ймовірно, набагато простішим для проектування.