Запитання з тегом «cpu-architecture»

Апаратна мікроархітектура (x86, x86_64, ARM, ...) ЦП або мікроконтролера.

6
Чому Intel приховує внутрішнє ядро ​​RISC у своїх процесорах?
Починаючи з Pentium Pro (мікроархітектура P6), Intel переробила свої мікропроцесори та використовувала внутрішнє ядро ​​RISC згідно зі старими інструкціями CISC. Оскільки Pentium Pro всі інструкції CISC поділяються на менші частини (uops), а потім виконуються ядром RISC. На початку мені було зрозуміло, що Intel вирішила приховати нову внутрішню архітектуру та змусити …

4
Що таке затримка циклів-інтерфейсу та затримка циклів-бекенда в результаті 'perf stat'?
Хто-небудь знає, що означає staled-cycles-frontend та stalled-cycles-backend у результатах per stat? Я шукав в Інтернеті, але не знайшов відповіді. Дякую $ sudo perf stat ls Performance counter stats for 'ls': 0.602144 task-clock # 0.762 CPUs utilized 0 context-switches # 0.000 K/sec 0 CPU-migrations # 0.000 K/sec 236 page-faults # 0.392 …

6
Виявлення часу компіляції архітектури процесора
Який найнадійніший спосіб з’ясувати архітектуру процесора під час компіляції коду C або C ++? Наскільки я можу судити, різні компілятори мають свій власний набір нестандартні визначення препроцесора ( _M_X86в МСВС, __i386__, __arm__в GCC, і т.д.). Чи існує стандартний спосіб виявити архітектуру, для якої я будую? Якщо ні, чи існує джерело …

5
Чому умовний переїзд не є вразливим щодо відмови прогнозування філій?
Прочитавши цю публікацію (відповідь на StackOverflow) (у розділі оптимізації), мені було цікаво, чому умовні переміщення не є вразливими до відмови передбачення гілок. Я знайшов статтю про умовні переїзди тут (PDF від AMD) . Також там вони заявляють про перевагу в експлуатації умовно. рухається. Але чому це? Я цього не бачу. …

4
Розмір рядків кешів L1 та L2
З попереднього запитання на цьому форумі я дізнався, що в більшості систем пам'яті кеш-пам'ять L1 є підмножиною кеш-пам'яті L2, тобто будь-який запис, видалений з L2, також видаляється з L1. Отже, тепер моє питання полягає в тому, як мені визначити відповідний запис у кеші L1 для запису в кеші L2. Єдиною …

2
Що обумовлює цю велику мінливість циклів для простого тугого циклу з -00, але не -O3, на Cortex-A72?
Я проводжу кілька експериментів, щоб отримати дуже послідовний час виконання для фрагмента коду. Код, який я зараз призначаю, є досить довільним навантаженням на процесор: int cpu_workload_external_O3(){ int x = 0; for(int ind = 0; ind < 12349560; ind++){ x = ((x ^ 0x123) + x * 3) % 123456; } …
Використовуючи наш веб-сайт, ви визнаєте, що прочитали та зрозуміли наші Політику щодо файлів cookie та Політику конфіденційності.
Licensed under cc by-sa 3.0 with attribution required.