Що б змусило мене вибрати Verilog або VHDL над схематичним дизайном на CPLD або FPGA?

У мене абсолютно немає досвіду програмованої логіки, я використовую в основному мікроконтролери в своїх проектах, але останнім часом мені потрібно було працювати з відео, і мікроконтролер занадто повільний, що мені потрібно, тому я почав грати з CPLD.

Мені вдалося отримати хороші результати з CPLD лише за допомогою схематичного дизайну, але під час пошуку інформації про CPLD я натрапив на багато прикладів за допомогою VHDL та Verilog. Мені цікаво, що може змусити мене визначити свій пристрій однією з цих мов. Що вони можуть зробити, щоб схематична конструкція не могла? Вони використовуються здебільшого для функцій?

До цих пір я використовував лише CPLD, чи можуть проекти FPGA використовувати більше цих мов, ніж CPLD?

Схематична конструкція корисна лише тоді, коли ви зв’язуєте разом декілька позаштатних модулів (лічильники, суматори, пам'ять тощо). Але реалізувати власне алгоритм (скажімо, алгоритм хешування криптографії) майже неможливо обійтися без HDL (наприклад, VHDL чи Verilog), оскільки немає способу описати систему на поведінковому рівні зі схематичними символами.

Більшість проектів виконуються в HDL-стилі поведінки, оскільки вони занадто складні, щоб їх синтезувати вручну та малювати схематично за допомогою логічних примітивів.

CPLD, як правило, використовуються для логіки клею і менше використовуються для обробки, і загалом логіку легко здійснити схематично, тому я думаю, що ви праві, коли ви припускаєте, що дизайни на основі FPGA більше виграють від використання HDL.

Кілька практичних аспектів на додаток до відмінної відповіді Джея:

• Клопи. Схематичні інструменти, як правило, бугіші *, ніж решта набору інструментів. Можливо, це пов'язано з перевагою Verilog / VHDL перед схемами в галузі, і таким чином схематичні записи приділяються менше уваги розробниками програмного забезпечення.
• Швидкість. Схему потрібно спочатку перетворити на HDL, перш ніж передавати її інструменту синтезу. Це може мати негативний вплив на час складання. Згенерований HDL також може бути не дуже читабельним, якщо у випадку, якщо вам знадобиться перевірити його з якихось причин.
• Переносність. Залежно від кількості примітивів, специфічних для постачальника, Verilog та VHDL є більш-менш портативними між пристроями. Переносячи схеми, вам або доведеться перемальовувати все, або покладатися на надані можливості імпорту / експорту (якщо такі є).

_{* Моєю улюбленою помилкою в Xilinx ISE була неможливість вибору вертикальних проводів.}

Є багато переваг HDL (Hardware Description Languages) як стандарту введення дизайну.

Опис функціональності може бути на більш високому рівні, конструкції на основі HDL можуть бути синтезовані в описі на рівні воріт вибраної технології, дизайн HDL легше зрозуміти, ніж мережевий список на рівні воріт або схематичний опис та HDL зменшити помилки через сильну перевірку типу.

Мови опису апаратних засобів VHDL і Verilog були розроблені для моделювання обладнання з метою моделювання на більш високому рівні абстракції, що включає такі функції, як паралельність, терміни, ієрархія, повторне використання компонентів, поведінка стану, синхронна поведінка, асинхронна поведінка, синхронізація та притаманний паралелізм .

Проблеми виникають під час синтезу, зіставлення опису проекту до конкретного процесу та впровадження воріт. Це вимагає, що ви не можете використовувати функції високого рівня ЛПВЩ - ви повинні створити "синтезований Verilog / VHDL"

Отже, у вас є HDL для синтезу та HDL для моделювання, а підмножина, яка синтезується, є специфічною для інструменту.

Ви не можете перейти від опису поведінкового дизайну до нетто-списку / макета. Але ви можете побудувати свій дизайн таким чином, щоб він містив компоненти поведінки, які також мають синтезований аспект, який можна порівняти один з одним. Ви починаєте з поведінкової поведінки, а потім, коли це працює, ви перепишете для синтезу (що є підмножиною). Ви переходите від загального до конкретного і будуєте тестові стенди по дорозі.

Ще однією перевагою є те, що HDL мають усі ті ж переваги, що і звичайні мови програмування, оскільки їх можна використовувати в стандартних системах управління версіями, різними для вивчення змін тощо.

На додаток до вже сказаного: подання тексту просто набагато зручніше, особливо у великих проектах. Ви можете (хоча і з величезними труднощами) перетворити будь-який синтезується HDL в схематичний, але сотні рядків простого тексту легше працювати, ніж сотні схематичних елементів.