4
Як уникнути засувок під час синтезу
Я хочу створити блок комбінаційної логіки за допомогою VHDL, але періодично синтезований результат містить ненавмисну засувку. Яких вказівок щодо кодування мені потрібно дотримуватися, щоб уникнути синтезатора від виводів засувок? Приклад: у малому сегменті коду я повинен використовувати оператори if-else?
9
vhdl