Запитання з тегом «sdc»

Вступ Знайшовши в Інтернеті кілька, іноді суперечливих чи неповних даних про те, як правильно створити обмеження часу у форматі SDC , я хотів би попросити співтовариство EE про допомогу з деякими загальними структурами генерації годин, з якими я стикався. Я знаю, що існують відмінності в тому, як можна було б …

10 clock  timing  constraints  sdc 

У мене є схема синхронізатора шини для передачі широкого регістра по тактових доменах. Я надаю спрощений опис, опускаючи логіку асинхронного скидання. Дані генеруються за один годинник. Оновлення - це багато (принаймні десяток) країв годинника один від одного: PROCESS (src_clk) BEGIN IF RISING_EDGE(clock) THEN IF computation_done THEN data <= computation; ready_spin …

10 fpga  clock  timing  sdc