Запитання з тегом «timing»

У своєму професійному житті мені іноді потрібно створювати діаграми синхронізації для протоколів: UART , SPI тощо. Однак я не можу знайти жодної хорошої програми. Які програми можна рекомендувати для цього та який досвід їх використання?

33 communication  spi  uart  timing  drawing 

Я намагаюся побудувати домашній комп'ютер Z80 для задоволення від ретрокомп'ютерів і навчити себе основ електронного дизайну. Для підтвердження концепції я вже попередні тижні успішно зібрав базову систему на дошках. Поточний прототип надзвичайно простий. Я використовував 4 МГц-кристал, керований генератором 74HCT04 Pierce як системний такт, два засувки 74HCT573 у прозорому режимі …

15 embedded  logic-gates  signal-integrity  timing  z80 

Тож для тих, хто не знає, теорема про небезпеку гонки (RHT) говорить, що: A x B + A 'x C = A x B + A' x C + B x C Я розумію іншу частину RHT, про затримки в часі і таке інше, але я не розумію, чому вищезазначене …

12 digital-logic  logic-gates  timing  race-condition 

Я будую ці послідовники музики . Тільки це не зовсім секвенсор, це фізичний інтерфейс для секвенсора. Секвенсер - це програма, яка працює на ноутбуці, до якого підключається секвенсор, ця річ дозволяє користувачеві робити петлі барабана. Це досить весело, але для цього потрібен ноутбук, оскільки секвенсор не "вбудований". Мені б хотілося …

11 arduino  timing  midi 

Документація micros () зазначає, що повернене значення завжди буде кратним 4. Чи є спосіб отримати клацання мікросекунди з більшою роздільною здатністю, бажано до рівня 1 мікросекунда? Зниження до рівня AVR є прийнятним.

11 arduino  timing 

Вступ Знайшовши в Інтернеті кілька, іноді суперечливих чи неповних даних про те, як правильно створити обмеження часу у форматі SDC , я хотів би попросити співтовариство EE про допомогу з деякими загальними структурами генерації годин, з якими я стикався. Я знаю, що існують відмінності в тому, як можна було б …

10 clock  timing  constraints  sdc 

Я новачок у fpgas, і є деякі тонкощі часу, які я не впевнений, я розумію: якщо всі мої синхронні процеси спрацьовують на одному краю, то це означає, що мої введення "захоплені" на одному зростаючому краю, а мій Виходи змінюються на .. той самий край? наступний піднімаючий край? якщо у мене …

10 digital-logic  fpga  timing 

У світі FPGA, які саме помилкові обмеження шляху для компілятора HDL? Чому вони корисні?

10 fpga  timing  hdl 

У мене є схема синхронізатора шини для передачі широкого регістра по тактових доменах. Я надаю спрощений опис, опускаючи логіку асинхронного скидання. Дані генеруються за один годинник. Оновлення - це багато (принаймні десяток) країв годинника один від одного: PROCESS (src_clk) BEGIN IF RISING_EDGE(clock) THEN IF computation_done THEN data <= computation; ready_spin …

10 fpga  clock  timing  sdc 

Я намагаюся налагодити 100Mbit Ethernet плату, і я зіткнувся з проблемою, у мене виникають проблеми, намагаючись вирішити. Це діаграма очей для пари передачі. Пара прийому дуже схожа. Це LAN8700 PHY, і в мене інтерфейс MII ефективно відключений, тому PHY передає послідовності коду IDLE. Він вимушений в 100Mbit / FDX відповідно …

10 ethernet  timing  signal-integrity  troubleshooting 

Я хотів би знати, як створити асинхронний контролер DRAM з голих кісток. У мене є 30-контактний модуль 1 МБ SIMM 70ns DRAM (1Mx9 з паритетом), який я хотів би використовувати в проекті ретро-комп’ютера на домашньому боці. На жаль, для них немає даних, тому я переходив від Siemens HYM 91000S-70 та …

9 memory  timing  dram  7400