Електротехніка verilog

9

Заблокований . Це запитання та його відповіді заблоковано, оскільки це питання поза темою, але має історичне значення. Наразі не приймає нових відповідей чи взаємодій. Мені два тижні від закінчення мого першого курсу цифрового логічного проектування в коледжі, і, мабуть, не буде кінцевого проекту - просто виснажливий випускний іспит. Так, як …

11 fpga design vhdl verilog

3

Чи є "Шаблони дизайну" для синтезованого RTL?

Для програмного забезпечення книга " Шаблони дизайну" - це набір моделей для виконання загальних речей в програмному забезпеченні, і він дає практикам програмного забезпечення загальну термінологію для опису деяких компонентів, які вони потребують для створення. Чи існує така книга чи ресурс для синтезованого RTL або RTL взагалі? Такі речі, як …

11 vhdl verilog best-practice

3

Як обрізати ширину бітів виразів у Verilog?

Розглянемо такий вираз: assign x = func(A) ^ func(B); де вихід функціоналу становить 32 біта в ширину, а x - провід 16 біт. Я хочу призначити лише найнижчі 16 бітів отриманого xor. Я знаю, що наведений вище код вже робить це, але він також створює попередження. "Очевидний" підхід не працює: …

11 verilog

1

яке значення символу труби "|" перед змінною

Я аналізую код verilog і знайшов щось подібне wire z = |a & b; при моделюванні код поводиться так само wire z = a & b; тож мені було цікаво, яке значення |символу (труби)? Чи має це вплив на моделювання / синтез?

10 verilog

2

Як порівняти два числа (мережі, змінні, константи) у Verilog

Я новачок у Verilog і хотів би навчитися порівнювати два числа. Наприклад, порівняємо параметр або reg (скажімо, а) з числом 2 (2'b10). Як це буде написано у Verilog?

10 verilog

3

Що таке перекос годинника, і чому він може бути негативним?

Мій компілятор HDL (Quartus II) формує звіти про терміни. У ній вузли мають стовпчик "перекос годинника". Єдине визначення перекосу годинника, яке я знайшов, знаходиться в документації TimeQuest (див. Сторінку 7-24): Щоб вручну вказати невизначеність годинника або перекос, для передачі годинник на годинник використовуйте set_clock_uncertaintyкоманду. Отже, якщо перекос - це «невизначеність», …

10 fpga verilog clock intel-fpga

4

Використання обох країв годинника

Я програмую Altera Cyclone IV за допомогою Verilog та Quartus II. У своєму дизайні я хотів би використовувати обидва краї годин, щоб я міг робити поділ годин за непарним коефіцієнтом із 50-відсотковим циклом роботи. Ось фрагмент мого коду: always @(posedge low_jitter_clock_i or negedge low_jitter_clock_i or posedge reset_i) begin if(reset_i) begin …

10 fpga verilog intel-fpga

3

Безкоштовні симулятори VerilogA [закрито]

Зачинено. Це питання поза темою . Наразі відповіді не приймаються. Хочете вдосконалити це питання? Оновіть питання, щоб воно було актуальним для обміну стеками електротехніки. Закрито 5 років тому . Існує безліч безкоштовних тренажерів SPICE і Verilog, таких як LTSPICE або TINA або навіть WinSPICE. Також є кілька тренажерів Verilog. Однак …

10 verilog development-tools simulation

3

Загальні безкоштовні засоби синтезу Verilog?

Чи є в наявності безкоштовні чи відкриті засоби синтезу, які можуть перетворити Verilog RTL в загальний нетто-список ворота? (складається з загальних NAND, NOR, XOR, D-flops / регістрів тощо. Оптимізація не потрібна.) Якщо не для повної мови, то як щодо "корисного" підмножини RTL (за винятком лише неттового списку рівнів Verilog)?

10 verilog synthesis

4

Різниця між RTL та поведінковим verilog

Може хтось скаже мені, в чому різниця між RTL та поведінковим кодом Verilog? Чи є чітке розмежування між проектами на цих двох рівнях?

10 digital-logic verilog vhdl hdl

Запитання з тегом «verilog»