Електротехніка vhdl

2

VHDL: модуль прийому випадковим чином виходить з ладу під час підрахунку бітів

Фон Це особистий проект; що стосується підключення FPGA до N64, значення байтів, які отримує FPGA, потім надсилаються через UART на мій комп'ютер. Він насправді функціонує досить добре! На випадковий час, на жаль, пристрій вийде з ладу, після чого відновиться. За допомогою налагодження мені вдалося знайти проблему, проте я наткнувся на …

9 fpga vhdl protocol

2

Як змінна VHDL синтезується інструментами синтезу

Я знаю два способи синтезу змінної VHDL інструментом синтезу: Змінна синтезується як комбінаційна логіка Змінна, що синтезується як Latch ненавмисно (коли неініціалізованій змінній присвоюється сигнал або інша змінна) Які ще є способи синтезу VHDL змінної? (Приклад: чи можна його інтерпретувати як ФФ?)

9 vhdl synthesis rtl

1

Моделювання простого тестового стенду із синтезованим ядром ROM

Я абсолютно новачок у світі FPGA і подумав, що розпочну з дуже простого проекту: 4-розрядного 7-сегментного декодера. Першу версію я написав виключно у VHDL (це в основному єдиний комбінаторний select, не потрібні годинники) і, здається, працює, але я також хотів би експериментувати з матеріалами "IP Core" в Xilinx ISE. Тому …

9 fpga vhdl xilinx energy voltage diodes voltage-divider undervoltage hysteresis relay solid-state-relay routing matrix power-engineering ground basic arduino infrared reverse-engineering avr atmega spi usb-device sd arduino arduino voltage transistors transformer output voltage signal datasheet input output microcontroller microcontroller xmega power relay ac control microcontroller atmega c frequency-measurement image-sensor pic c arduino operational-amplifier feedback power current resistors current-measurement maximum-ratings voltage adc arduino counter wireless solar-cell pcb-assembly manufacturing signal distortion

4

Як уникнути засувок під час синтезу

Я хочу створити блок комбінаційної логіки за допомогою VHDL, але періодично синтезований результат містить ненавмисну засувку. Яких вказівок щодо кодування мені потрібно дотримуватися, щоб уникнути синтезатора від виводів засувок? Приклад: у малому сегменті коду я повинен використовувати оператори if-else?

9 vhdl

Запитання з тегом «vhdl»