Електротехніка vhdl

9

Заблокований . Це запитання та його відповіді заблоковано, оскільки це питання поза темою, але має історичне значення. Наразі не приймає нових відповідей чи взаємодій. Мені два тижні від закінчення мого першого курсу цифрового логічного проектування в коледжі, і, мабуть, не буде кінцевого проекту - просто виснажливий випускний іспит. Так, як …

11 fpga design vhdl verilog

6

Приклад коду для фільтрів FIR / IIR у VHDL?

Я намагаюся розпочати роботу з DSP на своїй дошці Spartan-3. Я зробив плату AC97 з чіпом зі старої материнської плати, і поки я змусив це зробити АЦП, помножити зразки на число <1 (зменшити гучність), а потім ЦАП. Тепер я хотів би зробити деякі основні DSP речі, такі як фільтр низьких …

11 fpga vhdl dsp iir fir

3

Чи є "Шаблони дизайну" для синтезованого RTL?

Для програмного забезпечення книга " Шаблони дизайну" - це набір моделей для виконання загальних речей в програмному забезпеченні, і він дає практикам програмного забезпечення загальну термінологію для опису деяких компонентів, які вони потребують для створення. Чи існує така книга чи ресурс для синтезованого RTL або RTL взагалі? Такі речі, як …

11 vhdl verilog best-practice

4

FPGA: підраховувати чи відраховувати?

Я вчуся використовувати FPGA (Papilio development board, у якого є xilinx spartan3e, використовуючи vhdl). Мені потрібно розділити вхідний імпульс на (жорстко закодоване) число. Я бачу 3 варіанти - приблизно, як псевдокод (використовуючи 10 підрахунків як приклад): Ініціалізуйте до 0, при збільшенні вхідного краю збільшення на 1, порівняно з 10; якщо …

11 fpga vhdl xilinx papilio

5

Чи існують бібліотеки з відкритим кодом для VHDL так, як вони роблять для C ++ або python?

Коли я наближаюся до проблеми в C ++ або python, існує багато бібліотек, які роблять важкий підйом мого коду. Я думаю про GNU GSL , BOOST або FFTW для C ++ та NumPy або SciPy для python. Багато в чому факт того, що ці ресурси існують, робить кодування на цих …

11 vhdl library open-source code-design

4

Як вивести внутрішні сигнали нижнього модуля до верхнього модуля в VHDL?

Як я можу вивести внутрішні сигнали свого вихідного коду VHDL на мій тестовий стенд, щоб я міг розглядати їх як форми хвиль? Я використовую Active HDL. Я хотів би знати, чи є якийсь інструмент, незалежний від інструменту, для досягнення моєї мети. Будь-яка допомога вдячна. Я отримую цю помилку зараз. Мій …

11 vhdl

2

VHDL: АБО-інші біти вектора разом

Я хочу АБО біти вектора разом. Так що скажіть, у мене є вектор, який називається, example(23 downto 0)і я хочу АБО всі біти в інший вектор, чи є якийсь спосіб зробити це, що не передбачає переходу example(0) or example(1) or ...example(23)?

11 vhdl

2

Що таке "половина засувки" у FPGA?

У статті про важкопроменеві ППГА я натрапив на таке речення: "Інша проблема, що стосується пристроїв Virtex, - це половина засувок. Половина засувок іноді використовується в цих пристроях для внутрішніх констант, оскільки це більш ефективно, ніж використання логіки". Я ніколи не чув про примітивні пристрої FPGA, що називаються "напівчепі". Наскільки я …

10 fpga vhdl xilinx radiation

5

VHDL: Використання оператора '*' при впровадженні множників у дизайн

В даний час FPGA вбудовані в блоки DSP, останні FPGA навіть вбудовані в сумісні з IEEE-754 модулі з плаваючою точкою. Можливе створення об'єкта / модуля DSP за допомогою графічного інтерфейсу після вибору в ньому необхідних параметрів, а потім миттєво його в проекті. Коли нам потрібно зробити такий мікроуправління при розробці …

10 fpga vhdl dsp

2

Чи можете ви поєднати тестовий стіл Modelsim із зовнішніми подразниками

Я працюю над командою, яка займається розробкою як драйверного програмного забезпечення, так і FPGA. Моделювання FPGA проводиться в Modelsim, а програмне забезпечення для драйверів написано на C. Щоб мінімізувати ризик інтеграції, я хотів би мати можливість моделювати взаємодію між двома половинами нашого продукту перед тим, як ставити його на апаратне …

10 vhdl simulation modelsim

1

MD5 VHDL трубопровід

Я намагаюся реалізувати 3-ступінчастий трубопровід MD5 за цим посиланням . Зокрема, алгоритми на сторінці 31. Існує також ще один документ, який описує пересилання даних. Це робиться в FPGA (Terasic DE2-115). У цьому проекті немає жодної схеми, лише VHDL-код. library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity md5core is port ( CLOCK_50 …

10 fpga vhdl

4

Різниця між RTL та поведінковим verilog

Може хтось скаже мені, в чому різниця між RTL та поведінковим кодом Verilog? Чи є чітке розмежування між проектами на цих двох рівнях?

10 digital-logic verilog vhdl hdl

4

Коли використовувати STD_LOGIC над BIT у VHDL

Яка різниця між використанням: ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; і ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; Які обмеження використання BIT над STD_LOGIC і навпаки? Чи можуть вони повністю взаємозамінні? Я розумію, що якщо я визначив STD_LOGIC, я …

10 vhdl

2

Чи паралельна ця функція множення матричного вектора у VHDL?

У мене є така функція VHDL, яка множить задану матрицю amxn на вектор nx1 b: function matrix_multiply_by_vector(a: integer_matrix; b: integer_vector; m: integer; n: integer) return integer_vector is variable c : integer_vector(m-1 downto 0) := (others => 0); begin for i in 0 to m-1 loop for j in 0 to …

9 fpga vhdl matrix

3

Одночасно натискаючи однакові клавіші рядків

Я проектую клавіатуру в VHDL. Все працює добре, коли натискається лише одна клавіша. Я сканую кожний стовпець для натискання клавіші в машині стану, і коли не натискається жодна клавіша, це умова, що pin4pin6pin7pin2 = "0000"я переходжу до наступного стану для сканування наступного стовпця. Таким чином, я встановлюю стовпчики pin3pin1pin5послідовно на …

9 vhdl state-machines

Запитання з тегом «vhdl»